Java中的union_在SystemVerilog中的结构内使用union的赋值模式

我试过这个修改过的例子：

typedef bit [31:0] Word;

typedef struct {

int a;

byte b;

union packed {

int c;

Word d;

} x;

union packed {

Word d;

int c;

} y;

} S;

module top (s);

output S s;

assign s = '{ int:2, Word:3, default:1 };

initial begin

#10

$display ("s.a = %d, s.b = %h, s.x.c = %d, s.x.d = %h s.y.d = %h s.y.c = %d",

s.a, s.b, s.x.c, s.x.d, s.y.d, s.y.c);

end

endmodule

Modelsim给出了这个输出：

s.a = 2, s.b = 01, s.x.c = 3, s.x.d = 00000003 s.y.d = 00000002 s.y.c = 2

而VCS给出了这个输出：

s.a = 2, s.b = 01, s.x.c = 3, s.x.d = 00000003 s.y.d = 00000003 s.y.c = 3

这表明模拟器以他们想要的方式处理这些代码，并且没有预期的标准行为 .

以下语法使用起来更安全：

assign s = '{ int:2, default:1, x:3, y:4 };

有了这个，Modelsim和VCS都给出了：

s.a = 2, s.b = 01, s.x.c = 3, s.x.d = 00000003 s.y.d = 00000004 s.y.c = 4