基于反相器的环形振荡器，功耗，相噪，频率折中

目录

反相器环振

环振中的相位噪声

ring vco初始设计

降低振荡频率

更大的节点电容

更大的级数

更长的晶体管长度

分频

从相位噪声角度考虑

参考振荡器相位噪声

更大的节点电容

更大的级数

更长的晶体管长度

分频

总结

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反相器环振

环振中的相位噪声

开环相位噪声与闭环相位噪声之间的关系。

开环时，它只被每一级损坏一次，闭环时，噪声会沿着环路循环，无限的积累jitter。

假设其设计振荡周期为T0 = 1/f0。T0等于六个门延迟。开环TDL=三个门延迟，即T0/2。 TDL对应于2π(TDL/T0)=180°。振荡所需的另外180°相移是由链中的奇数反转提供的。在输出端添加一个相位φ1，振荡频率会变吗？

答案：振荡频率会变，电路需要调整频率以保证从A到B的相移是180°。新的振荡频率如下式：

 

上式中，TDL没有变，但是振荡频率变了。即如果以秒为单位，TDL恒定，如果以角频率为单位，相对于新的振荡频率，TDL是变化的，由于TDL = T0/2 = 1/(2f0)。新的振荡频率见下图，振荡频率偏离原始值的量等于f0φ1/π

实例：一个反相器的延迟线，假设放大器没有相移，相移等效到TDL，求相移与频率的关系图。

相移表达式为：

相移与输入频率的曲线如下图，如果插入φ1的正相移，则环路的振荡频率必须降低，使TDL对应于小于180◦。

开环相位噪声φn,DL转化为闭环频率噪声f0φn,DL/π Hz。

振荡器多余的输出相位为下式(对频率噪声积分得到相位噪声)，其中，2π将单位从赫兹转换为弧度每秒。

总噪声：

上式表明：f0处运行的环形振荡器的相位噪声等于其开环电路的相位噪声乘以“整形函数”[f0/(πf)] 2

ring vco初始设计

设计目标：工作频率为2 GHz

在40纳米技术中，Lmin = 40 nm, Wmin = 120 nm。考虑一个W/L = 120 nm/40 nm的三级环，常温下，VDD = 1 V，TT工艺角。

仿真：振荡频率约为45 GHz，即门延迟约为3.7 ps。

每次PMOS打开时，反相器从VDD提取电流来为其负载电容充电。环内每条上升沿的IDD都达到峰值，因此以3f0的频率振荡。

实际中，需要考虑：(1)互连电容，(2)后续电路的输入电容，例如缓冲器。(3)最坏情况，例如VDD = 0.95 V，温度为75◦，以及(SS)角中操作。所以考虑下述电路，每个节点增加0.2 fF的预估互连电容，输出用buffer缓冲。模拟最坏情况下的电路。振荡频率下降到21 GHz

上图中，由于弱PMOS，无法将每个节点的电压提升到VDD。为了解决这个问题，将宽度加倍，振荡频率现在是22.6 GHz，频率略有增加，因为更强的PMOS上拉超过补偿更大的电容。这个设计称为参考设计，下一节都是针对这个设计的改进。

关注环形振荡器的功耗和电源灵敏度。Ctot表示从每个节点到交流地的总电容(包括互连电容)。根据仿真，环的平均电流为60µa，消耗60µa × 0.95 V = 57µW。(即Ctot≈0.93 fF)

计算电源灵敏度KVDD，将VDD改变少量(10 mV)，测量f0 (502 MHz)的变化，得到KVDD = 50.2 GHz/V。如此高的灵敏度将电源噪声转换为大量的相位噪声。

降低振荡频率

上面的VCO工作在22.6 GHz，远高于目标2 GHz。为了达到期望的频率，有四个选择:

1. 为每个节点增加电容。

2. 增加阶段的数量。

3. 增加晶体管的长度。

4. 将输出频率除以10或11倍。

下面详细分析这四种方法的优劣

更大的节点电容

为了将f0降低到2GHz所需的额外电容，之前的的Ctot=0.93 fF。如果反相器本身不改变，则频率直接与Ctot成比例，需要一个新的值(22.6 GHz/2 GHz) × 0.93 fF = 10.5 fF。因此，为每个内部节点添加10.5 fF−0.93 fF≈9.6 fF。

输出振荡频率为1.93 GHz，接近目标。起落时间(以及由此产生的门延迟)按比例增加。

功耗P=3f0CtotVdd^2，由于Ctot和f0沿相反方向变化，并且变化幅度大致相同，所以功耗与参考设计相等。

1.93 GHz设计的电源灵敏度约为4.3 GHz/V。为了与参考设计进行公平的比较，将KVDD归一化为f0，注意KVDD/f0没有变化。

更大的级数

将环中的级数从3增加到31左右，振荡频率为2.3 GHz，波形的边缘更加锐利，这是因为31级反相器仍然看到一个统一的扇出，并保留了原来的上升和下降时间。

P = Nf0CtotVdd^2，Ctot表示一级所看到的总负载电容。f0 = (2NTD)−1，其中TD为栅极延迟。功率与参考设计大致相等。

                                    

电源灵敏度为4.9 GHz/V。归一化灵敏度KV DD/f0与参考设计基本相同。

更长的晶体管长度

当反相器中的晶体管长度增加时，会出现三个效应:(1)反相器变弱，(2)其输入电容增加，(3)晶体管的闪烁噪声降低。

在6 × 40 nm = 240 nm的长度下，振荡频率为2.5 GHz。输出波形注意长时间的上升和下降。

分频

分压器消耗额外的功率，而归一化电源灵敏度KV DD/f0不变。因此，这种方法没有任何优势。

综上所述，减小振荡频率的四种方法不会改变电源的灵敏度。使用更长的晶体管降低了功耗。需要从相位噪声角度考虑。

从相位噪声角度考虑

使用75°C的SS模型，VDD = 0.95 V。相位噪声直接与功耗交换

实例：设计了一个频率为f0的振荡器。解释它的相位噪声如何能降低3db。

一种方法是将两个运行于f0的名义上相同的振荡器的输出电压相加。对于振荡器1，有V1(t) = V0 cos(ω0t + φn1)对于振荡器2,V2(t) = V0 cos(ω0t + φn2)，φn1和φn2是不相关的，因为两个振荡器中的噪声源彼此独立。

第二项的振幅必须归一化为第一项的振幅，产生(φn1 + φn2)/2的相位噪声。由于两个振子设计相同，Sφn1 =Sφn2

整体相位噪声频谱减半，功耗加倍。

上述设计被证明是不切实际的，因为振荡器不可避免地表现出一些频率不匹配。

利用相位噪声-功率权衡的更好方法涉及“线性缩放”。其思路是将所有晶体管宽度、偏置电流和电容按2倍放大，并将所有电感和电阻按2倍缩小。电压波动保持不变，因为使电流和它们流过的阻抗的乘积保持不变。振荡频率也是如此，因为LC和RC积没有改变。现在，我们还观察到所有噪声电流谱都翻了一倍(为什么?)，在乘以阻抗的幅度平方后，最终导致相位噪声减少一半。我们经常优化振荡器进行线性缩放，以便在不重复整个设计工作的情况下实现更低的相位噪声(以功耗为代价)。

参考振荡器相位噪声

22.6 ghz参考设计。图为模拟的相位噪声，横轴表示与载波的频率偏移。

相位噪声从100 kHz偏置到1 MHz以及从1 MHz到10 MHz下降约30 dB，这是闪烁噪声上转换的特征。转角频率约为90MHz。参考振荡器遭受非常高的相位噪声，例如- 47 dBc/Hz在1 mhz偏移。

为了进行有意义的比较，这个值必须归一化为功耗和振荡频率的平方，根据振荡频率、相位噪声和功耗，定义振荡器的优值(FOM)。通常报告10 log FOM

更大的节点电容

与参考设计相噪几乎相同。

更大的级数

闪烁噪声得到了很大的改善，FOM更好。

对于给定的振荡频率，增加级数比增加内部节点的电容更可取。

更长的晶体管长度

确定哪一种策略能获得更高的性能是有指导意义的:增加级数还是增加晶体管长度。

考虑到两种设计之间的功率差为10 log(57 μ W/13 μ W) = 6.4 dB，再加上0.7 dB的频率差，如果两种策略同样好，预计第三种设计的相位噪声将高出7.1 dB，是100 mhz偏移的情况。另一方面，在1 mhz偏置时，第三种设计的相位噪声(- 74 dBc/Hz)仅比第二种设计高4 dB，表明FOM优势为3dB。换句话说，通常首选增加沟道长度。

分频

忽略分频器的相位噪声和功耗。如果振荡器的输出频率除以M，结果可以表示为

也就是说，相位也要除以M，因为相位和频率只是通过一个(线性)微分算子联系起来的。因此，我们得出结论，输出相位噪声降低了M倍(以dB为单位降低了20 log M)，就像在第一个2 ghz振荡器设计中一样。因此，分频不能改善环形振荡器的FOM。

总结

总之，如果希望将环的振荡频率降低到理想值，最好的解决方案是增加晶体管的沟道长度;次佳解决方案是增加阶段数量。长沟道晶体管的拓扑结构在1/ f2和1/ f3结构中都表现出最高的FOM。

参考：拉扎维，Design of CMOS Phase-Locked Loops