信号完整性SI-PI

信号完整性SI：是指电路系统中信号的质量，如果在要求的时间内，信号能不失真的从源端传输到接收端。

目的：用最小的成本，最快的时间使产品达到波形完整性、时序完整性、电源完整性的要求。

一、常见的信号完整性的问题：

1.1、信号过冲 （欠阻尼状态，可并联一个合适的电容）：过冲会造成强烈的电磁干扰，另一方面会损伤后面的电路的输入及，甚至失效。

电源信号过冲：一般是并联一个电容，使信号上升速度降低。

传输信号过冲：终端电阻不匹配，

解决方法:①终端端接。② 更改驱动源。

1.2、 边沿迟缓（阶梯电压波）（过阻尼状态）：信号上升的时间过长，影响时序。如时钟数据同步、建立和保持时间不满足等。

二、振铃：会使信号长时间不稳定。反复的出线过冲和下冲。信号的振铃由传输线上过度的电感和电容引起的接受端和源端的阻抗不匹配产生的。影响时序。如时钟数据同步、建立和保持时间不满足等。

解决方式：板子做阻抗匹配 + LC进行50欧姆阻抗匹配，

①源端端接：就是输出到芯片的中间串接一个与芯片内阻之和加起来为50Ω 90Ω 100 110 120Ω的线，具体看走线需要做的阻抗匹配是多大。

应用场景：在一些IIC 485 SPI 232总线上一般是串接22R或者33R。不适用于TTL电平和CMOS驱动电平，也不能用于多路负载分布的信号走线。

优点：提供较慢的上升时间，减少反系量，产生更小的EMI，从而降低过冲，增加信号质量。

缺点：TTL和CMOS电平 高电平和低电平的阻抗不一致。不能用。有很多路分布的也不能用

②终端端接 ：(在输出末端并联一个与传输线特性阻抗一直的电阻，下拉到地。或上拉到电源。)

应用场景：可用于多路负载分布的走线，TTL和CMOS电平 高电平和低电平的阻抗不一致，不能用，

优点：可用于分布负载，并能够全部吸收传输波以消除反射；

缺点：需额外增加电路的功耗，会降低噪声容限。

三、串扰。

导线之间的间距过小， 就会产生串扰，间距越小、串扰越大。一般线距要为线宽的3倍。

四、反射

 由于前后阻抗不匹配。导致信号会出现反射，

五、信号延迟

 高速信号线的上电时序中。过长的信号走线可能会引起延时，导致接受器件无法正确接受所需的时间，芯片工作异常。

二、信号完整性设计难点

SI设计的主要难点在于需要综合信号的幅度、噪声、边沿、延时等影响信号质量的多种因素，并且这种因素常常相互依赖、互相影响，交叉在一起。导致我们可能改善了某一方面。又导致其他方面变差了。

三、信号完整性和电源完整性的差异