1、基本结构
2、主要器件
(1)鉴频鉴相器
PLL开始工作时,其VCO的工作频率可能与输入频率偏差很大,PLL需要逐步进入锁定状态,但因为PD仅能检查相位偏差,其频率捕获范围较小。为提高捕获范围需要使用鉴频鉴相器(采用双端输出,可快可慢)(Phase/Frequency Detector,PFD)
①UP和DOWN的电平组合可表示A和B之间的相位频率差。
②QA有输出表示A比B快,接入振荡器使信号振荡更快,进而B信号去追赶A信号,最后达到同步。
③PFD与PD异或门实现不同是PFD只检测上升沿,而PD上升沿/下降沿都会检测。
若AB同时高电平,QA=QB=1,经与门输出Reset=1复位,QA与QB无法出现上升沿。所以加一个delay单元。理想状态是AB对齐,QA和QB会输出一个小脉冲。
PLL中关心的是QA和QB两者的平均输出,所以可以将这两个输出经过低通滤波后,再作差分输出。更普遍的做法是在PFD和环路滤波器之间再插入一个电荷泵(Charge Pump,CP)电路。
电荷泵:将差分信号变成一个单端的输出。
(2)环路滤波器
(3)压控振荡器(Voltage Controlled Oscillator)
振荡器会产生一个周期性电压信号输出,其没有输入信号,但是可以持续的输出周期性振荡的电压信号,通常用于电子系统中产生时钟信号。
3、三阶CPPLL线性模型