vivado创建IP时出现[IP_Flow 19-3153] Bus Interface ‘clk‘: ASSOCIATED_BUSIF bus parameter is missing.

已于 2022-05-12 10:12:58 修改
阅读量5k 收藏 13
点赞数 7
分类专栏： 新手常见错误 文章标签： 硬件工程
于 2022-05-11 22:25:08 首次发布
原文链接：https://blog.csdn.net/u011400634/article/details/111312509
版权

[IP_Flow 19-3153] Bus Interface 'clk': ASSOCIATED_BUSIF bus parameter is missing.

参考文档
xilinx
xilinx社区
新建IP时, 里面添加了一个自己的输入时钟，系统默认给添加到了时钟和复位信号里面了
在这里插入图片描述

解决办法：其实就是按照其提示给这个信号添加bus parameter: ASSOCIATED_BUSIF

1.双击你的时钟clk，会弹出一个对话框"Edit Interface"（或者单击clk，选择Add Interface,这个要在General中写上你的端口名，再去Parameter添加，详细步骤参考文章开头链接）。
2.选择Parameter，点击右边的的“+”，在弹出的对话框“Add Parameter”输入ASSOCIATED_BUSIF然后，点击OK
在这里插入图片描述
3.然后根据提示，在新建的ASSOCIATED_BUSIF这个参数后面的value列输入你定义的时钟信号的名字，我的是clk, OK! 问题解决
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述

weixin_42454243
关注
  • 7
    点赞
  • 踩
  • 13
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
vivado 如何创建工程模式_AXI基础第5讲——创建 AXI4Lite Sniffer IP 以在赛灵思 Vivado IP Integrator 中使用...
weixin_35433448的博客
01-03 292
点击“蓝字”关注我们引言在某些情况下，通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本文中，我将为大家演示如何创建基本 AXI4-Lite Sniffer IP 以对特定地址上正在发生的读写传输事务进行计数。首先，编写 HDL (Verilog) 代码，然后将其封装为 IP，最后将此 IP 添加到 IP IntegratorBlock Design (BD) 中。我们将...
[IP_Flow 19-3153] Bus Interface 's00_axi_aclk': ASSOCIATED_BUSIF bus parameter is missing.
热门推荐
Zheng Yue的专栏
08-31 1万+
Package IP 的时候Ports and Interfaces 选项老是出现题述问题，google 了很久不知道怎么解决，其实解决方法很简单： 出问题的ports 就是图1的高亮的那个地方，右键点击选择Edit Interface, 选择parameters 添加ASSOCIATED_BUSIF这个变量，然后在value里面添加S00_AXI（这个值是根据图1中的S00_AXI_
VIVADO自定义IP核出现警告[IP_Flow 19-3153] Bus Interface ‘clk‘: ASSOCIATED_BUSIF bus parameter is missing.的消除
my_daling的博客
05-11 3997
在自定义IP封装时会提示“[IP_Flow 19-3153] Bus Interface 'clk': ASSOCIATED_BUSIF bus parameter is missing.”警告，虽然这个警告对于IP的功能并没有影响，但对于强迫症开发者来说还是想消除掉。
vivado创建IP时出现IP_Flow 19-3153] Bus Interface ‘user_clk‘: ASSOCIATED_BUSIF bus parameter is missing解决
u011400634的博客
12-17 7659
我新建IP时, 里面添加了一个自己的输入时钟，系统默认给添加到了时钟和复位信号里面了，如下图箭头指示 然后提示 解决办法：其实就是按照其提示给这个信号添加bus parameter: ASSOCIATED_BUSIF 右键单击上图红色箭头指示的地方，选择Edit Interface 点击上图箭头指示的+“”，输入ASSOCIATED_BUSIF, 然后在新建的ASSOCIATED_BUSIF这个参数后面的value列输入你定义的时钟信号的名字，我的是user_clk, OK! 问题
vivado中自定义AXI4 IP核报错 ：ASSOCIATED_BUSIF bus parameter is missing.
leixj的博客
06-17 3403
vivado版本2016.4，该警告不影响使用，后续版本中应该会修复。 在vivado中自定义AXI4 IP核时出现如下的警告： [IP_Flow 19-3153] Bus Interface 's00_axi_aclk': ASSOCIATED_BUSIF bus parameter is missing. 双击图中黄色区域，弹出下图对话框，点击“+”，添加如下图的参数即可 ...
[IP_FLOW 19-4751] Bus interface ‘phy_clk‘: FREQ_HZ Bus parameter is missing for output clock......
最新发布
weixin_42942135的博客
12-14 959
如果你遵循了上述步骤但错误依然存在，你可能需要进一步检查你的设计文件和约束文件，以确保所有相关的时钟约束都已经正确设置。如果问题仍然无法解决，你可以查阅Xilinx的官方文档，或者在Xilinx的支持论坛和社区寻求帮助。FREQ_HZ 参数定义了时钟接口的频率，它是时钟约束和设计性能分析的一个关键参数。通常情况下，这个值是以赫兹（Hz）为单位的。确保你输入了正确的值，这个值应该与你的硬件设计和时钟源相匹配。6.如果你不确定 phy_clk 接口的频率，你需要查阅设计文档或联系设计团队以获取正确的频率值。
软件使用错误（警告）记录（持续更新）
上帝的骰子
05-07 4965
软件使用错误（警告）记录一、Vivado二、ModelSim三、WSL  本博客用以记录在软件使用过程中所遇到的错误和关键性的警告，以及这些警告和错误的解决方法，方便日后查看以及能为其他遇到同样问题的人提供一个可能的解决方法。需要注意的是，此处记录的方法是根据本人遇到的问题记录的，所以在解决自己遇到的问题的时候需根据实际情况修改，解决方式一不一定正确。本文会持续更新，欢迎遇到同样问题的朋友一起交流或是提供解决办法。  注： 时间长了可能内容有点多，可以在此界面使用快捷键 Ctrl+F搜索关键词。 一、Viv
ZYNQ block design警告：[BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. I...
小翁同学
09-27 4178
前言 在Block design中引出AXI接口给外部，检查设计告警如下： [BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly. Please update ASSOCIATED_BUSIF parameter of a clo...
2021-05-18
weixin_41895751的博客
05-18 1510
1.使用vivado18.3创建自定义IP的时候，在封装时“Ports and interfaces”出现错误：[IP_Flow 19-3153] Bus Interface 'tmds_clk_n': ASSOCIATED_BUSIF bus parameter is missing. 点开“Ports and interfaces” 出现4个错误，点击数字“4”，看到信息栏的提示：[IP_Flow 19-3153] Bus Interface 'tmds_clk_n': ASSOCIATED
vivado下封装IP核
u011565038的博客
07-16 6949
在使用vivado时，经常要用到自己封装IP核的情况，具体的操作过程如下： 一、将自己设计的文件调试成功； 二、选择Tool下的Create and Package New IP； 三、选择next; 四、如果是在要生成IP核的工程目录下，选择Package your current project；如果不是，选择Package a specified directory；如果要生成一个带AXI4总线的IP核，选择Create a new AXI4 peripheral；然后点击Next； 五、选择新生
vivado封装建立流程
12-13
VIVADO封装建立文档，里面介绍了如何实现封装胡建立，说学习
MOOC Machine Learning 作业交流帖2
Zheng Yue的专栏
02-14 685
wk2 Logistic Regression最近正在学习MOOC上的经典课程：Machine learning (by Andrew Ng)， 具体课程链接：MACHINE LEARNING 根据进度将作业的关键代码部分贴上，仅供交流与讨论。 plotData pos = find(y==1); neg = find(y==0); plot(X(pos,1),X(pos,2),'k+','Lin
（电工基地笔记）Vivado 2014.2 validation fails[IP_Flow 19-3478]
Peter's Blog
09-12 8940
错误背景： 为microblaze添加AXI4外设（IP核）出现错误 错误信息： [IP_Flow 19-3478] Validation failed for parameter 'My M00_A00_ADDR_WIDTH(M00_A00_ADDR_WIDTH)' with value '16' for BD Cell '/hier_periph/microblaze_0_axi
vivado中自制IP核，管脚出现warming问题
weixin_43221453的博客
04-12 1461
我在使用vivado的tools标签下Creat and Package New IP进行自制带AXI总线的IP核时，出现以下warming，最终导致在使用IP时不能通过编译。这个warming是：[IP_Flow 19-3153] Bus Interface 's00_axi_aclk': ASSOCIATED_BUSIF bus parameter is missing.如下图 这种情况...
vivado使用ZYNQ时 Port/Pin property FREQ_HZ does not match between /FCLK_CLK1(76190483) and /processing_
qq_39042571的博客
08-16 1267
这是由于你之前引出了端口，再次修改输出频率后就会出现频率不匹配的问题，解决办法是删除端口，再次添加
Vivado IP Package 自定义总线 Interface
K_O_Carnivist的专栏
02-11 9226
在用Vivado制作自己的IP的时候，已经熟悉了将功能关联的一组port组合成一个interface。但截止到2014.4，Vivado还没有加入自定义interface的界面，像上HDMI接口Vivado就没有集成合适的interface。本文通过添加和修改相关XML文件来为IP添加自定义interface。
vivado ip创建并生成网表
gwc_master的博客
12-10 2716
一：创建并封装包含源文件的IP 1、 创建工程 1、创建新项目 点击 next 2、选择路劲，并设置工程名，同时选中“create project subdirectory”点击next 3、选中 next; 4、添加 Add Files，同时simulator language 选中verilogNext; 5、选中芯片型号; 6、点击finish; 2、设置 1、选中 2、 3、可以根据自己需要改 4、点击OK 3、实现 1、点击next 2、点击next 3、点击next 4、点击finish 4、封
[Vivado_Tcl 4-167] Cannot specify '-muxf_remap' when '-directive' is specified Resolution: Please use only -directive switch.
05-26
这个错误是因为您在使用 Vivado Tcl 命令时同时使用了 `-muxf_remap` 和 `-directive` 选项。这两个选项不能同时使用。 请尝试只使用 `-directive` 选项，如果需要指定 `-muxf_remap` 选项，请不要使用 `-directive` 选项。 例如，如果您想要使用 `-muxf_remap` 选项，可以这样使用 Vivado Tcl 命令： ``` set_property muxf_remap true [get_designs design_1] ``` 如果您想要使用 `-directive` 选项，可以这样使用 Vivado Tcl 命令： ``` synth_design -directive AreaOptimized [get_files design_1.v] ```

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值