ZYNQ架构、VIVADO介绍

FPGA是可以搭建嵌入式处理器的，像Xillinx的MicroBlaze处理器或者Altera的Nios II处理器。像这种使用FPGA的可编程逻辑资源搭建的处理器我们称之为“软核”处理器。

而ZYNQ中集成的是一颗“硬核”处理器，它是 硅芯片上专用 芯片上专用 且经过 优化 的硬件的硬件电路 ，硬核处理器的优势是它可以获得相对较高的性能。

另外， 另外， ZYNQ中的硬件处理器和软核处理器并不冲突，我们完全 可以 使用 PL的逻辑资源搭建一个 Microblaze软核处理器，来和 ARM硬核处理器 核处理器 核处理器 协同工作。

需要注意的是，Zynq处理器系统并非只有ARM处理器，还有一组相关处理器资源，形成了一个应用处理单元（Application Processing Unit,APU）,另外还有扩展外设接口、cache存储器、存储器接口、互联接口和时钟发生电路等。

ZYNQ 处理 器系统（ 器系统（ PS）示意 图如下所示 ，其中 ，其中 红色高亮区域为 APU。






GPIO是一个外设，用来对器件引脚作观测（input，当然了，被设置输出的时候也是观测）以及控制（output）。（ug585）

MIO(Multiuse I/O),将来自PS外设和静态存储器接口的访问多路复用到PS的引脚上。

GPIO可以独立且动态地编程，作为动态的输入/输出以及中断模式。

GPIO被分成了4个bank。Bank0/Bank1通过MIO连接到PS引脚，Bank2/Bank3通过EMIO连接到PL。

软件通过一组存储映射的寄存器来控制GPIO

寄存器组：
DATA_RO:
用来反映器件引脚状态
DATA：
在GPIO被配置成输出的时候，该寄存器可以控制输出的数值，每次操作是32位
如果读DATA寄存器，读出的是上次写的数值，并不是当前引脚的数值，所以要是下知道当当前引脚的数值，那么就要读DATA_RO寄存器。
MASK_DATA_LSW:
屏蔽低16位操作，1，屏蔽；0不屏蔽
MASK_DATA_MSW:
屏蔽高16位操作

DIRM:
控制是输入还是输出，0：关闭输出驱动。

OEN:
当IO被配置成输出，那么OEN打开使能，才能输出。0：关闭输出使能。

**MIO[8:7]**在系统复位过程中作为VMODE引脚（作为输入），用于配置MIO bank的电压。复位结束后，只能作为输出信号。