数字设计基础小常识

1，Verilog是以基本的“与、或、非”等门电路来构造模块进行逻辑运算的。那如果想要进行与非运算，那可以这样Y=!(A&&b)。或者用关键字and（Y，A，B）来进行写代码，Verilog内置26个基本单元，14个门级元件，12个开关级元件，常用的也就7个：and，or，not，nand(与非)，nor（或非），xor（异或），nxor（同或）。

2，always @（*）：
是个组合逻辑的描述方式，为了防止设计时由于考虑不周全带来一些操作失误，所以用敏感表用星号（表示全部的敏感变量），只要有任何输入信号变化，其输出立即发生变化。

3，逻辑代数：
1） Y=AB
2） Y=A+B
3） Y=A’
4） Y=( AB )’=A’+B’ 反演律（德摩根定律），适用于多变量
5） Y=( A+B )’=A’B’ 反演律（德摩根定律），适用于多变量
6） 异或：Y=A⊕B=AB’+A’B=( A⊙B )’
7） 同或：Y=A⊙B=( A⊕B )’
8） A+BC=( A+B )( A+C )

9） 代入定理：在任何一个包含变量A的逻辑等式中，若以另一个逻辑式代入该式 中所有A的位置，则等式依然成立。

10） 反演定理：对于任意一个逻辑式Y，若将其中所有的“ · ”换成“ + ”，“ + ”换成“ · ”，0换成1,1换成0，原变量换成反变量，反变量换成原变量，则得到的结果就是Y’。

反演律遵守的规则：
先括号、然后乘、最后加
不属于单个变量上的反号应该保持不变（德摩根定律）

11） 对偶定律：若俩逻辑式相等，则他们的对偶式也相等，此为对偶定律。
即对于任何一个逻辑式Y，若将其中的“ · ”换成“ + ”，“ + ”换成“ · ”，0换成1,1换成0，则得到一个新的逻辑式Yd，这个Yd就称为Y的对偶式，或者Y与Yd互称对偶式。
例子：若Y=A( B+C ) Yd=A+BC
若Y=( AB+CD )’ Yd=( ( A+B )( C+D ) )’

4，逻辑函数各种表示方法之间的转换

1） 真值表 → 逻辑表达式
找出真值表中使逻辑函数为Y=1那些输入变量取值的组合，
每组输入变量取值的组合对应于一个乘积项，其中Y取值为1的乘积项写入原变量，取值为0的写入反变量。（康华光数电P31）
将这些乘积项相加，即得到Y的逻辑函数式。

2）逻辑函数式与逻辑图互相转化 _
逻辑函数式 → 逻辑图
对于要求得图，从右往左
对于逻辑函数式，从外往里来推导

逻辑图 → 逻辑函数式
对于逻辑图，由左往右，每一个小逻辑单元先求出然后求最后的Y结果，最后对Y进行化最简模式。

5，逻辑函数的化简：
逻辑式中乘积项最少，且每个乘积项里的因子也不能再减少就是逻辑函数的最简形式。

1） 并项法

2） 吸收法：A+AB=A可将AB项消去。A与B可以是任何一个复杂的逻辑表达式。

3） 消项法：
AB+A’C+BC=AB+A’C+BC(A+A’)=AB+A’C；
AB+A’C+BCD=AB+A’C，BCD被消掉里了。

4） 消因子法
A+A’B=A+B中A’B里的A’被消去是根据（A+A’）(A+B)得到

5） 配项法
根据基本公式A+A=A可以在逻辑函数中重复写入某一项，达到化简结果。
根据基本公式A+A’=1可以在逻辑函数中的某一项上乘以（A+A’），然后拆
分成两项分别与其他项合并，有时能达到简单的化简结果。

6） 卡诺图化简法（4个及以下的变量条件下）
例子：Y=A’B’C’D’+A’BD’+ACD+AB’
首先将Y化为最小项之和的形式
Y=A’B’C’D+A’BCD’+A’BC’D’+ABCD+AB’CD+AB’CD’+AB’C’D+AB’C’D’
然后画出四变量最小项的卡诺图：
找出可以合并的最小项，
选取化简后的乘积项。选取原则是：这些乘积项包含函数式中所有最小项（应覆盖卡诺图中所有的1）；所用的乘积项数目最少。也就是可合并的最小项组成的矩形组中应包含尽量多的最小项。

6，逻辑电路分析方法流程图

7，二进制码与格雷码关系
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以图中二进制码0111转换成格雷码0100为例：
1） 二进制第1位的1和第2位的1异或得到0，得到的结果就是格雷码第一位；
2） 二进制第2位的1和第3位的1异或得到0，得到的结果就是格雷码第二位；
3） 二进制第3位的1和第4位的0异或得到1，得到的结果就是格雷码第三位；
4） 二进制第4位的0将保持不变，作为格雷码的第四位；

那么如何把格雷码转换成二进制码，以格雷码0101转换成0110为例说明：
1） 格雷码的第4位作为二进制码第4位，保持不变；
2） 格雷码第4位是由二进制码第3位与第4位异或得到，反推就可以了。

8，根据真值表写出逻辑表达式
描述逻辑函数的逻辑表达式可以有多个，而描述逻辑函数的真值表却是唯一的。虽然一个逻辑表达式只描述一个逻辑函数。但一个逻辑函数可以通过无数的等价逻辑表达式来描述，实现真值表所定义的功能电路称为查找表（Look-up Table,LUT），是当前主流FPGA的基本单元。
从真值表推导逻辑表达式形式有俩种：“积之和表达式”与“和之积表达式”。

积之和表达：
在真值表输出为1的行中取输入变量的与项（最小项），然后将这些最小项相或，即可得到标准积之和表达式；
与项中，输入为1即取 X，为0则取 X非

和之积表达：
在真值表输出为0的行中取输入变量的或项（最大项），然后将这些最大项相与，即可得到标准和之积表达式；
或项中，输入为1取X非，为0则取X。使和之积的俩个积项都为0。