一个简单的分频器结果时钟信号总是呈现高阻态。

作为一个刚刚学习Verilog的小白，再写一个简单的分频器的时候出现了一个很大的问题，就是时钟信号一直呈现高阻态，后来发现这个是一个非常沙雕的错误。我在写testbench的时候仅仅写了一下时钟的产生信号，将其设置成top文件之后。在testbench中没有调用子函数，就造成了syntax error files的产生，以及仿真的时候一直出现高阻的状态。没有需要的信号产生。

这个错误可真的是太沙雕了，需要写篇博客记录一下自己的沙雕。