system verilog-过程语句

过程语句

always和initial的特点：

• always的主要是模拟硬件信号，需要对标硬件行为，只可以在module或者interface中使用；
• initial主要是模拟只执行一次，然后与always语句都是无法延迟执行，不同的initial和always之间是没有顺序可言的，他不可综合。
• 一般情况下信号的声明是先于过程语句，这里的语句相当于assign sig = 1’b0; 如果在其他地方还给驱动会导致出错，多驱动
• 采用var的是一个变量，初始值的赋值，如果后面的进行更改会覆盖掉原来的值
• always不能用于program，如果要在这里面进行使用，可以在里面采用repeat或者是forever；
• 都是0时刻执行的，但是底层语言的原因导致执行先后顺序不一定一样；

module abc;执行
wire sig = 1'b0;//一般情况下信号的声明是先于过程语句，这里的语句相当于assign sig = 1'b0; 如果在其他地方还给驱动会导致出错，多驱动
var logic sig1