LPDDR5 之Link ECC2

最新推荐文章于 2024-05-10 08:00:00 发布
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分类专栏： DRAM 文章标签： 硬件工程 功能测试
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在JEDEC中，Link ECC的计算公示如下：

此处不能看成3个表格，应该看成1个表格。是137列，11行。

Beat代表的是每个Burst的数据。 DQ pin行中代表的是DQ0-DQ7。S0-S8是算出来的Link ECC code.

对于DQ8-15计算方式与DQ0-7一致。

对于BurstLength=32时，分为前16个Burst和后16个Burst，分开进行Link ECC code计算。

计算公式是将每个1的位置的数据进行异或，从而得到S0-S8.

在输入数据时，将Link ECC code 和Data同时传输进入LPDDR5.

帆高
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LPDDR5 协议 （Low Power Double Data Rate 5）
08-08
LPDDR5 SDRAM is a high-speed synchronous SDRAM device internally configured with 1 channel containing either 16 or 8 DQ signals. The bank architecture is user-selectable, and can be either eight banks (8B Mode), four banks with four bank groups (BG Mode), or sixteen banks (16B Mode). See 2.2.3 for more information.
LPDDR5_Specification.pdf
12-12
LP5规范，未发布，需要以最终发布为准。 DISTRIBUTION: List all committees that this ballot should be distributed to JC-42.6
LPDDR5 之Link ECC
cmhchu的博客
03-21 3273
LPDDR5的Link ECC简介
LPDDR5电路设计的新功能
最新发布
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05-10 1225
本文从硬件电路设计的角度，简述了LPDDR5 JEDEC标准中新增的功能。
LPDDR5 linkecc学习
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LPDDR5之Link ECC3
cmhchu的博客
03-23 1030
对于DBI的计算与data的计算方式一致，只是其少了很多根pin，只有Beat0-15共16个数据，算出来S0-S5. 计算也是在1的位置进行data的异或。
DDR5 内存ECC
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04-21 2778
DDR5 ECC
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04-25 654
简单来说:ZQ是一个连接在VDDQ和DRAM ZQ pin上的一个精确电阻，阻值为240Ω。ZQ一般是在PCB板上，因此基本上不随着外界温度和电压的变化而变化。但DRAM内部用到的各种电阻，比如ODT等是会随着温度和电压而漂移的，ZQ training/calibration 就是为了解决这种漂移，即通过一个精准的，不跟随外界环境变化的已知阻值的电阻，来校准内部的会随VT变化的电阻，使得内部的电阻能回到漂移之前的阻值范围。
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本文档为DRAM Technology DDR3_DDR4_DDR5_LPDDR3_LPDDR4_LPDDR5技术精解 中文版. 本文档详细介绍了dram的历史发展中出现的不同技术，以及技术对应的解决方案 这是最详细的介绍, 把基本DDR 到DDR5，LPDDR 到LPDDR5的所有技术都有涉及. 本文花费周期约一年，记录DDR系列和LPDDR系列重要技术的来源和内部原理， 掌握它们会对于理解dram技术有非常大的帮助. 比如: 1 prefetch和burst length的关系 2 ODT技术的阻抗匹配内幕是什么? 3 LPDDR4 LVSTL IO模型的优点 ...... ** 行业标准： 作者有数年spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年dram问题debug，spec解读专业到位。 ** 咨询: 承诺文档解读有疑问，可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意，可线下联系作者申请退款，作者就有这样的自信敢承诺！
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