system verilog里面的“<<”用来做移位操作,但是使用的时候要注意溢出问题:
比如 reg [7:0] A;
A=1; (A<<2) 得到的结果是4
A=‘hEA; (A<<2) 得到的结果是’hA8, 高两位被干掉了,需要注意,因为很多时候我们使用这个期望的结果是‘hEA*4,但是实际与期望不符的,应该是system verilog移位后位宽与移位之前保持一致导致的。
关于system verilog “<<” 符号的使用,期望结果与预期不符
最新推荐文章于 2024-05-20 20:26:39 发布