system verilog整数除法计算时要注意的点

请看下面的代码

module test(
);

int a=1;
int b=2;
int c=3;
int d=4;

real e=0;

initial begin
    #1;
    e=a/d;
    $display("a is %d, d is %d, e is %f",a,d,e);
    #1;
    e=b/d;
    $display("b is %d, d is %d, e is %f",b,d,e);
    #1;
    e=c/d;
    $display("c is %d, d is %d, e is %f",c,d,e);
    #1;
    e=d/d;
    $display("d is %d, d is %d, e is %f",d,d,e);

    #1;
    e=1.0*a/d;
    $display("a is %d, d is %d, e is %f",a,d,e);
    #1;
    e=1.0*b/d;
    $display("b is %d, d is %d, e is %f",b,d,e);
    #1;
    e=1.0*c/d;
    $display("c is %d, d is %d, e is %f",c,d,e);
    #1;
    e=1.0*d/d;
    $display("d is %d, d is %d, e is %f",d,d,e);

end

endmodule

结果如下
a is 1, d is 4, e is 0.000000
b is 2, d is 4, e is 0.000000
c is 3, d is 4, e is 0.000000
d is 4, d is 4, e is 1.000000
a is 1, d is 4, e is 0.250000
b is 2, d is 4, e is 0.500000
c is 3, d is 4, e is 0.750000
d is 4, d is 4, e is 1.000000

所以system verilog的计算我们要注意两个点

  1. 不是四舍五入,只要分子比分母小结果就是0,除法得到的结果就是0
  2. 即使我们定义了结果e为real类型,但是计算结果依然与期望不符,所以sv计算是依据输入数据的类型

解决办法是在计算前面加上1.0*就可以了。

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Verilog HDL语言中,除法运算可以通过使用相应的算法来实现。有两种常见的算法:基于减法操作和基于乘法操作的算法。 基于减法操作的算法是一种常见的实现除法运算的方法。在这种方法中,使用移位和减法操作来逐步逼近除法的结果。具体实现时,将被除数左移并与除数进行比较,如果大于等于除数,则减去除数并将结果累加到商中,然后再进行下一次的比较和减法操作,重复这个过程直到所有的位都被处理完。根据被除数和除数的位数不同,运算的时钟周期数和资源消耗也会有所变化。 下面是一个Verilog HDL语言实现的例子,用于将一个64位数除以一个32位数的除法器。该实现使用移位减法方式,可以方便地自动修改运算位数。具体的代码如下: ```verilog module DIV_32( input clk, input rst_n, input [31:0] a, input [31:0] b, output reg [31:0] yshang, output reg [31:0] yyushu ); reg [63:0] temp_a; reg [63:0] temp_b; integer i; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin temp_a <= 64'h0; temp_b <= 64'h0; yshang <= 0; yyushu <= 0; end else begin temp_a = {32'h00000000, a}; temp_b = {b, 32'h00000000}; for (i = 0; i < 32; i = i + 1) begin temp_a = temp_a << 1; if (temp_a >= temp_b) temp_a = temp_a - temp_b + 1'b1; else temp_a = temp_a; end yshang <= temp_a[31:0]; yyushu <= temp_a[63:32]; end end endmodule ``` 这个例子是一个组合实现的除法器,使用了移位和减法操作来实现除法运算。该除法器可以通过时钟周期数来控制运算速度,同时也可以方便地修改运算位数。 总结起来,Verilog HDL语言中的除法运算可以通过使用相应的算法来实现,其中基于减法操作的算法是一种常见的方法。通过移位和减法操作,我们可以逐步逼近除法的结果,并将商和余数输出。以上是一个使用Verilog HDL语言实现的例子,用于将一个64位数除以一个32位数的除法器。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [Verilog--除法器的简单实现](https://blog.csdn.net/zhanshen112/article/details/116112507)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] - *2* [FPGA 64位除法器(Verilog)](https://download.csdn.net/download/XingouChen/13216328)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] - *3* [基本除法器的Verilog HDL实现](https://blog.csdn.net/qq_43133278/article/details/116899578)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] [ .reference_list ]

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