system Verilog中的include

最新推荐文章于 2023-01-13 16:12:41 发布
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分类专栏： 笔记 文章标签： systemverilog
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今天仿真的时候遇到一个编译不通过的问题，问题的地方是这样的,模块A里面include一段代码(注意不是module)，代码以单独.sv方式存在，
然后filelist里面我是这样写的
+incdir+/sva
sva/A.sv
sva/B.sv

下面是A的代码
module A();
`include “B.sv”
endmodule

仿真一致报B.sv有问题，然后反复检查B.sv感觉没有问题，尝试着把B的代码直接放到A里面没有问题，想半天也想不通问题出在哪，最后试了一下把filelist里面的sva/B.sv删掉，编译才通过。
猜想应该是使用include的时候，filelist里面直接使用+incdir就好了，别再把include的模块加到filelist里面

weixin_42916702
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