#systemverilog# 关于流操作符＞＞和＜＜引发的思考

前言

对于流操作符，相比大家都不陌生，在实际项目中运用特别广泛。今天我们通过几个小例子，来回顾和深层认识一下该操作符。

概念

流操作符（bit-stream），表示方式为{>>{}} 和 {<<{}}。前者会把数据块按照从左到右的形式转化成bit流（stream），后者相反，则是从右到左形成一串数据流。

语法：

streaming_concatenation ::= { stream_operator [ slice_size ] stream_concatenation } // from A.8.1
stream_operator ::= >> | <<
slice_size ::= simple_type | constant_expression
stream_concatenation ::= { stream_expression { , stream_expression } }
stream_expression ::= expression [ with [ array_range_expression ] ]

下面这个例子：实现了对数组内数据的逆序，并且将该数组打包为一个int。通过这句话我们知道，首先输入是一个数组，数组内含有多个元素；最终输出为一个int 数据。