VHDL基本结构

VHDL与Verilog是FPGA设计中的常用语言，Verilog语言以其类C语言语法结构，目前在国内使用较多，但由于公司需求或项目联调所需，掌握VHDL语言也是一种需求，本人前期一直使用Verilog，由于工作需要，需要掌握VHDL，现在正在学习VHDL，下面将学习历程记录下来，希望坚持！

一**、VHDL基本组成**

一段完整的VHDL至少包括以下几部分
1.library声明 ；2.entity结构；3.architecture结构；根据需要可加入package和configuration。下面简要进行说明。
（一）library声明
其中library是一些常用代码的集合，将电路中常用的一些代码存放到库中，便于重用和代码共享，常用的库有IEEE，STD，work。
1.IEEE库。我们常用的IEEE库主要为ieee.std_logic_1164.all、ieee.std_logic_arith.all、ieee.std_logic_signed.all、ieee_std_logic_unsigned.all等这些库定义了常用的数据类型，各种类型数据的转换函数及操作等。
2.std库。是VHDL设计环境的标准资源库，包括数据类型和输入/输出文本等内容，含有包集standard和textio。
3.work库。设计的当前库。
备注：一般std库和work库不需要声明，库声明的一个完整格式如下：
library ieee ; --库声明
use ieee.std_logic_1164.all ; --使用库中的package
use ieee.std_logic_arith.all ;
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