数字集成电路静态时序分析基础

数字芯片设计流程：
FPGA设计流程：

静态时序分析概述：
核心为检查setup time和 hold time。
setup time：时钟上升沿到来之前，数据需要稳定的时间
hold time：时钟上升沿到来之后，数据依然能够保持稳定的时间

静态时序分析主要针对同步时序电路
异步时序电路一般单独处理

静态时序分析位置：

传统simulation与STA的区别：

STA优点：
验证过程简单、提高功能仿真的覆盖率

SDC基本概念：
设计约束文件。
时序约束大概分为以下几类：
1.描述芯片的工作速度，即时钟频率，包括create_clock,create_generated_clock等。
2.描述芯片的边界约束，包括set_input_delay, set_output_delay。
3.描述DRV，包括set_max_fanout,set_max_capacitance, set_max_transition等。
4.描述特殊路径，包括set_false_path,set_multicycle_path等。
5.描述设计中一些需要禁止的时序弧，,例如set_disable_timing。