入行半导体之ATE芯片都在做些什么

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前言

从事ATE工作的两年有一些自己的感悟，在这里做一下记录

ATE中的DFT测试

在整个芯片设计的流程中，与ATE工程师关系最紧密的岗位就是DFT工程师，除此之外涉及到IP的测试，与验证工程师打的交道也比较多，关于IP的测试在后面的内容中再介绍，这里先主要说一下DFT。

如上一节中介绍，DFT工程师会交付DFT向量给ATE测试工程师，用以完成对芯片数字逻辑部分的测试覆盖。显而易见，仅靠芯片的pad管脚，想要测试整个芯片的数字逻辑得等到猴年马月，DFT向量借助扫描链的方式更能有效快速地检测出由于生产缺陷造成的芯片逻辑故障。

通常一颗芯片的测试中，DFT向量会包括BSCAN向量，DC_CHAIN、DC_SCAN、AC_CHIAN、AC_SCAN，MBIST以及IDDQ向量。

其中BSCAN向量是用作测试芯片的JTAG通路是否正常，以及io是否正常，比如是否能够正常输出H\L，另外芯片的DC测试项也需要BSCAN向量来通过JTAG配置io以完成相应的电气指标测试，这个会在后续介绍。BSCAN是将芯片的io连接起来的扫描链，由于是通过JTAG协议进行控制的，所以可以通过运行这个向量来判别JTGA能够正常，这也是后续大部分IPTEST能够进行的前提。关于JTAG在芯片测试中的应用，可以参考这篇博客：JTAG详解。

DC_CHAIN、DC_SCAN、AC_CHAIN、AC_SCAN就是DFT中最关键的SCAN扫描链测试项，其中DC_CHAIN、AC_CHAIN是先测试扫描链是否正确建立，因为SCAN的测试时间要更长，而在ATE测试中，能快速筛选出芯片的测试项应该放在测试flow的靠前部分这样才能节省测试时间。在进行每个CHAIN和SCAN测试之前还会有SETUP向量，这个其实就是在跑测试向量之前通过jtag配置io和pll（只在AC测试中配置PLL）等。

这里提到了DC、AC的概念，需要注意的是这里的DC、AC并不是通常指的直流和交流，分别是指DFT测试的低速和全速测试。不同于功能测试，DFT测试时有自己的DFT MODE，DFT工程师会设计好在DFT_MODE下内部的扫描链路是怎样的，也会复用出scan_in、scan_out、ate_clock等输入输出管脚，在DC的DFT测试项中扫描链是以ATE机台上输入的ate_clock来运行的，而在AC的DFT测试项中会启动芯片内部的PLL，来使内部寄存器按照正常工作时的反转频率下工作。

MBIST测试项用来测试芯片内部的Memory，同样大同小异，内建自测试，对于ATE测试工程师来说，这些DFT向量都是FUNCTION 向量，具体的实现结构可以查阅相关的书籍如《数字系统测试和可测性设计》（这本书的翻译水平不怎么样，不过DFT相关的书籍目前并没有多少）。

另外DFT工程师会提供的就是IDDQ测试的测试向量，IDDQ测试测的是芯片的静态功耗，会在IDDQ向量运行的某些时刻停下来，测芯片的电流值，通常会选择十个左右停止的位置，之所以这么做是为了测试芯片内部寄存器的不同反转状态下的静态功耗，来取平均值作为静态功耗。

对于ATE工程师来说，如果只盯住测试本身的话，不需要了解DFT向量的具体实现，也可以完全胜任测试工程师的职位。当DFT向量调试出现问题，如果不是芯片供电电流等level设置的问题，而是向量本身逻辑与期望值对应不上上，就可以抓取对应的faillog，标明发生错误的cycle位置和管脚，交给DFT工程师来分析。但是为了能够更好地分析问题，解决DFT测试时的问题，ATE工程师最好对DFT有更深的理解，如果后面厌倦了ATE较奔波的工作环境可以尝试转到DFT的岗位，当然这个随着工作年限的增加会不太好转，二者的工作重点还是有不同的，一个好的ATE工程师应该懂DFT，同样，一个好的DFT工程师应该懂ATE。

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下节将会介绍拿到DFT向量之后，ATE工程师是怎么把向量用到机台上来进行测试的~