sky18流水线设计

1.最大时钟频率确定
时钟周期要大于等于组合逻辑的delay（最大的那条delay）
Freq_max(Mhz) = 1000/T_delay(ns);
数据吞吐率Throughput = Freq_max *Toggle_rate;//Toggle_rate：如两个时钟，输入变一次，就是50%；每个时钟周期都变，就是100%。

在组合逻辑中插入寄存器，减小组合逻辑delay，可以提高电路频率。