AD9361官方例程发送端数据流向

最新推荐文章于 2024-08-13 17:19:25 发布
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分类专栏： ZYNQ AD9361 文章标签： arm fpga开发
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本文链接：https://blog.csdn.net/weixin_43379645/article/details/120739768
版权
本文介绍了AD9361结合Zynq7020 FMCOMMS2的发送端数据流程。数据从PS DDR流向DMA，经UPACK模块转换为16位信号，存入dac_fifo，然后由axi_9361主控模块送至LVDS的tx_data_out_p/n端口，通过AD9361发送。在源码中，可以追踪到16位数据的12位有效部分通过差分方式tx_data_p/n发送。
摘要由CSDN通过智能技术生成

AD9361+zynq7020 fmcomms2

图1
图2
数据从PS端DDR流出，通过AXI总线到DMA在这里插入图片描述
再通过UPACK模块将一路64位转化为4路16位；再送到dac_fifo，dac_fifo将tx1 tx2两路IQ总共四路信号送到axi_9361主控模块，分别是如下四路信号：
在这里插入图片描述
该四路信号最后通过LVDS方式，即tx_data_out_p/n端口送到AD9361芯片并发送出去。
在这里插入图片描述
在官方例程axi_ad9361的verilog源码中追踪信号流向：
在这里插入图片描述

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