Verilog四舍五入

最新推荐文章于 2024-08-28 11:30:25 发布
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Verilog四舍五入

数据格式是7.1format：
eg. ‘d3 = 'b0000_0011 实际是1.5
那么，

REG_RNDMOD ? ({1'b0, COL_CNT} == ROW_XSTART[8:1] + {7'b0, ROW_XSTART[0]}) : ({1'b0, COL_CNT} == ROW_XSTART[8:1])

REG_RNDMOD = 1，四舍五入，即
‘b0000_0001 + {7’b0,'b1} = 'b0000_0010
即，1.5~=2
REG_RNDMOD = 0，舍弃小数点，即
’b000_0001
即，1.5~=1

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【设计经验】Verilog对数据进行四舍五入（round）与饱和（saturation）截位
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