1.always@(*) 1.verilog always@(*),其中*代表敏感变量,是综合器根据输入变量自动添加的 2.我们常用的另外一种用法是: always@(posedge clk)begin ... ... end 根据根据时钟的上升沿,或者下降沿negedge触发模块 2.always always #1us clk = ~clk ; 经常用为生成时钟激励