AXI_lite_PL

最新推荐文章于 2024-03-26 09:31:13 发布
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分类专栏： ZYNQ
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_43749767/article/details/117436550
版权

ZYNQ AXI协议学习（AXI_Lite,PL端为主机）

上一篇文章分析了AXI_Lite总线PS端为主机，PL端为从机的通讯方式

创建一个AXI_lite接口的IP核（PL为主机）vivado版本用的2019

在这里插入图片描述

对于上面一些端口的理解

status，状态组里面，INIT_AXI_TXN是一个开始触发信号，ERROR和TXN_DONE是用来判断读写错误和读写完成的信号

还是和上一篇文章一样，先在线仿真，在进行代码得分析

写操作（PL->PS）

使用官方的代码进行在线DEbug，分析代码

在这里插入图片描述

注：图上是没有INIT_AXI_TXN信号的，

assign init_txn_pulse	= (!init_txn_ff2) && init_txn_ff;//检测上升沿

//Generate a pulse to initiate AXI transaction.
always @(posedge M_AXI_ACLK)										      
  begin                                                                        
    // Initiates AXI transaction delay    
    if (M_AXI_ARESETN == 0 )                                                   
      begin                                                                    
        init_txn_ff <= 1'b0;                                                   
        init_txn_ff2 <= 1'b0;                                                   
      end                                                                               
    else                                                                       
      begin  
        init_txn_ff <= INIT_AXI_TXN;
        init_txn_ff2 <= init_txn_ff;                                                                 
      end                                                                      
  end     

这里就是开始信号的逻辑，来一个上升沿就会触发

写操作分析

由在线的仿真图可以看出，写数据和写地址是同时发生的，AWREADY和WREADY一直为高，说明PS端一直处于写准备好状态。

对于AWPROT端口：
    assign M_AXI_AWPROT	= 3'b000; 代码中直接赋值为000，这里就不用理会。
WTRSB端口：
    assign M_AXI_WSTRB	= 4'b1111;一样没什么意义。

除去这些固定端口，剩下的好分析了。

这里只分析关键代码，剩余的可以参考仿真图与源码自己查看

写地址：

	assign M_AXI_AWADDR	= C_M_TARGET_SLAVE_BASE_ADDR + axi_awaddr;//初始地址加上偏移地址
    代码的初始地址是0x40000000,这里我修改为了0x10000000，因为我板子只有512M的内存

	  //Write Addresses                                        
        always @(posedge M_AXI_ACLK)                                  
            begin                                                     
                if (M_AXI_ARESETN == 0  || init_txn_pulse == 1'b1)                                
                begin                                                 
                    axi_awaddr <= 0;                                    
                end                                                   
                // Signals a new write address/ write data is         
                // available by user logic                            
                else if (M_AXI_AWREADY && axi_awvalid)                  
                begin                                                 
                    axi_awaddr <= axi_awaddr + 32'h00000004;            
                                                                        
                end                                                   
            end  
    开始信号到来复位偏移地址，写地址有效（在仿真图里可以看到，只有一个周期的高电平）加上一个4的偏移地址等待下一次写

写数据：

parameter  C_M_START_DATA_VALUE	= 32'hAA000000,
//测试数据，赋予初始值

    	  // Write data generation                                      
        always @(posedge M_AXI_ACLK)                                  
            begin                                                     
                if (M_AXI_ARESETN == 0 || init_txn_pulse == 1'b1 )                                
                begin                                                 
                    axi_wdata <= C_M_START_DATA_VALUE;                  
                end                                                   
                // Signals a new write address/ write data is           
                // available by user logic                              
                else if (M_AXI_WREADY && axi_wvalid)                    
                begin                                                 
                    axi_wdata <= C_M_START_DATA_VALUE + write_index;    
                end                                                   
                end 
    逻辑和写地址一样，写数据有效就加1（write_index），仿真图也能看出数据每次加1。

    	  always @(posedge M_AXI_ACLK)                                                 
            begin                                                                        
                if (M_AXI_ARESETN == 0 || init_txn_pulse == 1'b1)                                                   
                begin                                                                    
                    write_index <= 0;                                                      
                end                                                                      
                // Signals a new write address/ write data is                            
                // available by user logic                                               
                else if (start_single_write)                                               
                begin                                                                    
                    write_index <= write_index + 1;                                        
                end                                                                      
            end 

    该逻辑就是write_index的加法逻辑，start_single_write该信号有效就加1
    start_single_write该信号的高低跳变在状态机写逻辑里面，该信号也是写操作一次跳变一次（一个周期）

写回应：

	  always @(posedge M_AXI_ACLK)                                    
  begin                                                                
    if (M_AXI_ARESETN == 0 || init_txn_pulse == 1'b1)                                           
      begin                                                            
        axi_bready <= 1'b0;                                            
      end                                                              
    // accept/acknowledge bresp with axi_bready by the master          
    // when M_AXI_BVALID is asserted by slave                          
    else if (M_AXI_BVALID && ~axi_bready)                              
      begin                                                            
        axi_bready <= 1'b1;                                            
      end                                                              
    // deassert after one clock cycle                                  
    else if (axi_bready)                                               
      begin                                                            
        axi_bready <= 1'b0;                                            
      end                                                              
    // retain the previous value                                       
    else                                                               
      axi_bready <= axi_bready;                                        
  end                                                                  
                                                                       
//Flag write errors                                                    
assign write_resp_error = (axi_bready & M_AXI_BVALID & M_AXI_BRESP[1]);

M_AXI_BRESP信号的第1位用于判断是否写入错误

读操作（PL->PS）

使用官方的代码进行在线DEbug，分析代码

在这里插入图片描述

读操作分析

在读地址通道，ARREADY信号一直处于高电平，PS端一直处于读地址准备好的状态。

ARPROT端口：
    assign M_AXI_ARPROT	= 3'b001;//这里直接赋值

读地址：

assign M_AXI_ARADDR	= C_M_TARGET_SLAVE_BASE_ADDR + axi_araddr;
//和写地址一样也是初始地址加上读偏移地址
	  //Read Addresses                                              
  always @(posedge M_AXI_ACLK)                                  
      begin                                                     
        if (M_AXI_ARESETN == 0  || init_txn_pulse == 1'b1)                                
          begin                                                 
            axi_araddr <= 0;                                    
          end                                                   
          // Signals a new write address/ write data is         
          // available by user logic                            
        else if (M_AXI_ARREADY && axi_arvalid)                  
          begin                                                 
            axi_araddr <= axi_araddr + 32'h00000004;            
          end                                                   
      end  
这个逻辑是每读一次，偏移地址加4（默认的偏移地址是0）

读数据：

 always @(posedge M_AXI_ACLK)                                    
  begin                                                                 
    if (M_AXI_ARESETN == 0 || init_txn_pulse == 1'b1)                                            
      begin                                                             
        axi_rready <= 1'b0;                                             
      end                                                               
    // accept/acknowledge rdata/rresp with axi_rready by the master     
    // when M_AXI_RVALID is asserted by slave                           
    else if (M_AXI_RVALID && ~axi_rready)                               
      begin                                                             
        axi_rready <= 1'b1;                                             
      end                                                               
    // deassert after one clock cycle                                   
    else if (axi_rready)                                                
      begin                                                             
        axi_rready <= 1'b0;                                             
      end                                                               
    // retain the previous value                                        
  end                                                                   
                                                                        
//Flag write errors                                                     
assign read_resp_error = (axi_rready & M_AXI_RVALID & M_AXI_RRESP[1]);  //判断是否读取成功

当M_AXI_RVALID拉高后，PL端拉高rready信号，读取数据

状态机分析

在这里插入图片描述

该代码存在4个状态，空闲（IDLE），写状态（INIT_WRITE）,读状态（INIT_READ）,比较状态（INIT_CONPARE）

默认初始化处于空闲状态，开始信号触发后，跳转至写状态，写满4个数据（C_M_TRANSACTIONS_NUM = 4），跳转至读状态，读取刚才写入的4个数据。跳转至比较状态进行数据对比，对比完成后跳转至空闲信号等待下一次的数据操作

结语

上面分析的是一些主要的代码，官方的这个IP源码只能用于自己学习使用。状态机在应用中是不需要的，也没有人的项目是先写数据再去读数据吧。

AXI_Lite接口看仿真图和以前的分析可得，不适合数据量大的情况，没有突发传输。当数据量太多之后还是得使用哪个AXI接口（HP）。

感觉这个接口用处不大，就没有写自己的工程代码
CL很远
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ZYNQ-PS与PL交互(AXI_LITE)
weixin_46046124的博客
03-03 518
两种设计，一种由PS通过AXI_LITE将数据放入PL端的BRAM中，但后读出。另外一种PS端通过AXI_LITE将数据直接写入到PL端。
axi时序图_S02_CH12_ AXI_Lite 总线详解
weixin_42422648的博客
12-23 1224
S02_CH12_ AXI_Lite 总线详解12.1前言ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？本章通过剖析AXI总线源码，来一探其中的秘密。12.2AXI总线与ZYNQ的关系AXI(Advanced eXtensible Interface)本是由ARM公司提出的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，此时AXI已经...
AXI_lite代码简解-AXI-Lite 源码分析
OpenFPGA的博客
10-11 1787
AXI-Lite 源码分析对于使用AXI总线，最开始肯定要了解顶层接口定义，这样才能针对顶层接口进行调用和例化，打开axi_lite_v1_0.v文件，第一段就是顶层的接口定义：代码4‑1...
AXI_lite 总线学习
Bronceyang的博客
03-28 1013
参考资料：米联客资料，https://www.uisrc.com 一种总线协议。 ZYNQ的神奇架构就是拥有 ARM+FPGA 两个部分，之间通过AXI4总线进行通信。 几个概念：总线、接口、协议。 总线：总线是一组传输通道，是各种逻辑器件构成的传输数据的通道，一般由数据线、地址线、控制线等构成。 接口：一种连接标准，又被称为物理接口。 协议：就是传输数据的规则。 三种总线： ...
FPGA开发(4)——AXI_LITE总线协议
qq_40995480的博客
11-23 6268
介绍了axi总线协议，并且完成了axi-lite协议的波形图绘制、代码编写以及测试
AXI_Lite协议详解
m0_56222647的博客
03-26 1521
AXI4-lite是AXI4-full的简化版。用于简单、低吞吐量的内存映射通信。主要用于内核和外设寄存器之间的通信。比如当访问串口的数据寄存器时，只访问四个字节的数据，所以使用AXI4-lite就特别合适。再比如，在PL写一个用于PS端操作的外设时，其外设寄存器一般通过AXI4-lite总线和PS交互。数据总线只能是32位或者64位。每次传输只能传输一个数据。所有访问都是不可修改(Non-modifiable)，不可缓冲(Non-bufferable)。
简单易懂的AXI_Lite 总线详解
m0_46642108的博客
07-07 5711
简单易懂的AXI_Lite 总线详解 1、前言 AXI_LITE协议主要应用于Xilinx的ZYNQ芯片构架下的ARM和FPGA之间的数据读写，更偏向于单个寄存器的读写。 2、AXI总线与ZYNQ的关系 AXI（Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，此时AXI已经发展到了AXI4这个版本，所以当你用到Xilinx的软件的时候看到的都是“AIX4”的IP，如Vivado打包一个AXI IP的时候，
Zynq Fpga图像处理之AXI接口应用——axi_lite接口使用
weixin_41895751的博客
08-03 4941
结合xilinx官方的AXI Lite设计模板，给出了灵活自定义修改的一般方法。最后通过简要的的读写模块对此自定义AXI Lite 模块进行了PS端对PL端的读写测试。测试结果表明，此自定义模块高效实用，读写准确，本文提供的方法可灵活应用到各类zynq设计架构中去。...
【JokerのZYNQ7020】LINUX_AXI_LITE。
Joker_是小王的博客
06-04 1300
软件环境：vivado 2017.4 硬件平台：XC7Z020 嗯，原计划这次写写verilog的串口收发，但是，前阵子跟看我博客的铁子们交流，有个朋友说想看linux下，怎样通过axi_lite与PL端交互，安排！只记得之前写了linux下通过axi_stream进行大批量数据交互，对于小批量数据（类似于控制指令、写寄存器）交互，确实是该写的忘了写了，今天补上。 今天的测试呢，准备这样做，搭建系统如下所示，包含今天需要测试的自建模块axi_lite_gpio，他下面的那个是个button...
axi_lite.rar
12-03
AXI-LITE（Advanced eXtensible Interface - Lightweight）是一种简化的AXI协议，用于轻量级控制接口，常在FPGA设计中用于处理器（PS，Processor System）与硬件加速器或外设（PL，Programmable Logic）之间的通信。...
zcu102_axi_lite参考实验源码
01-02
【标题】"ZCU102_Axi_Lite_参考实验源码" 是一个与FPGA设计相关的项目，其中包含了使用Xilinx Zynq-7000 SoC（System-on-Chip）在ZCU102开发板上实现AXI Lite协议的源代码。ZCU102是一款高性能、多用途的评估平台，...
axi-uart-demo.rar_AXI vivado_SDK AXI_axi 串口_axi-uartlite_axi_ua
07-15
AXI UART Demo是一款基于Xilinx FPGA的串行通信示例设计，主要利用了AXI UARTlite IP核。这个设计展示了如何在Vivado工具链下，结合硬件描述语言（如VHDL或Verilog）和Software Development Kit (SDK)来实现AXI接口...
axi_dma.rar
11-16
3) 连接AXI DMA的接口，包括AXI4-Lite控制接口、AXI Stream数据接口以及中断接口。 4) 编写硬件描述语言（VHDL或Verilog）或利用HLS编写处理逻辑。 5) 配置PL和PS之间的AXI总线时序。 6) 生成比特流并在硬件上进行...
axi_led_1.rar
11-16
描述中提到，该代码利用AXI Lite接口来实现处理器系统（PS）对可编程逻辑（PL）部分的LED灯控制，并且这两个部分可以通过AXI Lite总线进行通信。 **AXI Lite接口** AXI（Advanced eXtensible Interface）是ARM公司...
【202309】毕马威-中国第六届领先汽车科技50_109页.pdf
07-28
【202309】毕马威-中国第六届领先汽车科技50_109页.pdf
毕业设计—流媒体视频直播服务器-可执行内含文档代码-可执行内含文档代码.zip
07-28
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【202206】中国汽车潮流观察报告-汽车之家研究院_54页.pdf
07-28
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tour-project【程序员VIP专用】.zip
最新发布
07-28
【项目简介】 HTML5+CSS实现雪花旅行社
zynq7020 ps往pl端通过axi lite写值超慢
05-01
通过AXI Lite接口进行数据读写时，可以实现PS和PL之间的快速通信。但是有时候可能会出现写值超慢的情况。 造成写值超慢的原因可能有很多，以下是一些可能的原因： 1. 写入的数据量过大，导致传输时间过长。 2. ...
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