fpga单bank多通道Aurora配置方法

最新推荐文章于 2025-03-07 17:36:41 发布
最新推荐文章于 2025-03-07 17:36:41 发布
阅读量1.8k 收藏 28
点赞数 13
分类专栏： FPGA逻辑设计 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_43930349/article/details/143103293
版权

文章目录

本文主要记录笔者关于单bank多通道Aurora的开发记录，基于xilinxFPGA平台的Aurora相关IP核。

场景需求

  通常我们使用Aurora时，将一个bank上的多条lane通过Aurora的IP核组合起来使用。例如：使用四条lane，对FPGA互联而言，最后就通过Aurora IP转化成了一个M_AXI_STREAM和一个S_AXI_STREAM接口，即只有一个通道。

  但有些时候，我们希望将多条lane通过Aurora的IP核组合起来使用。例如：使用四条lane，对FPGA互联而言，最后需要通过Aurora IP转化成了四个M_AXI_STREAM和四个S_AXI_STREAM接口，即四通道。
在这里插入图片描述

  那么问题需求出在哪里呢？如果单纯的像使用一条lane那样将Aurora例化四次，那么编译时将报错不会通过。因为当将Aurora的IP核的Shared logic选项配置成include Shared logic in core时，IP核将包含了该bank的GT时钟配置，而由于GT收发器的底层原理，一个bank只能有一个GT COMMON。

在这里插入图片描述

  因此，我们可以将Aurora的IP核的Shared logic选项配置成include Shared logic in example design，并且通过手动配置GT COMMON，这样IP核实例之间就互不影响了。但手动配置GT COMMON，对于不熟悉serdes收发器原理的人来说还是有些难度的。下面介绍一种简便的方法，可以跳过手动配置，仅仅使用xilinx的IP核完成单bank多通道Aurora的开发。

整体架构流程

  如下图，通过“一主多从”的方式，可以轻松实现多通道的Aurora。其中一主是将Aurora的IP核的Shared logic选项配置成include Shared logic in core，这就完成了GT COMMON和第一个通道的配置；接着例化1~3个多从，即将Aurora的IP核的Shared logic选项配置成include Shared logic in example design，并且进行主从信号的连接即可完成单bank多通道Aurora的开发。

在这里插入图片描述

重要信号解释

  • ① pll_not_locked_out: 如果使用PLL为Aurora 8B/10B核心生成时钟信号，则应将pll_not_locked信号连接到PLL锁定信号的反相输出端。如果未使用PLL为Aurora 8B/10B核心生成时钟信号，则将pll_not_locked信号连接到地。即可接地。
  • ② gt0_qplllock, gt0_qpllrefclklost: GTX_COMMON出来的QPLL锁和锁丢失信号，如下图；
  • ③ gt_qpllclk_quard1, gt_qpllrefclk_quard1: GTX_COMMON出来的QPLL时钟信号，如下图；
  • ④ user_clk_out/tx_out_clk, sys_reset_out: 用户时钟和用户端复位，即AXI_STREAM时钟和复位，每个IP核单独为一个时钟域；
  • ⑤ 以上为一主多从的相关信号讲解，其他信号按照Aurora IP核文档说明即可。

在这里插入图片描述

代码实现

  如下，可通过参数生成1~4个Aurora通道。

`timescale 1ns / 1ps
// ********************************************************************************** // 
// Company:               JingCe
// Engineer:              Chen Xiong Zhi
// 
// File name:             aurora_8b10b_wrapper.v
// Create Date:           2024/10/18 14:32:23
// Version:               V1.0
// PATH:                  2018\2018_for_sim\2018_for_sim.srcs\sources_1\new\aurora_8b10b_wrapper.v
// Descriptions:          mutiple aurora channel
// 
// ********************************************************************************** // 
`default_nettype none


module aurora_8b10b_wrapper #(
    parameter                           SFP_CHANNEL               = 2     
) (
    input  wire                         init_clk_in                ,
    input  wire                         reset                      ,// #1000
    input  wire                         gt_reset                   ,// #5000
    // user interface
    output wire        [SFP_CHANNEL-1: 0]user_clk_out              ,
    output wire        [SFP_CHANNEL-1: 0]sys_reset_out             ,

    output wire        [SFP_CHANNEL-1: 0]channel_up                ,
    output wire        [SFP_CHANNEL-1: 0]lane_up                   ,

    input  wire        [SFP_CHANNEL*3-1: 0]loopback                ,

    input  wire        [SFP_CHANNEL*32-1: 0]s_axi_tx_tdata         ,
    input  wire        [SFP_CHANNEL*4-1: 0]s_axi_tx_tkeep          ,
    input  wire        [SFP_CHANNEL-1: 0]s_axi_tx_tlast            ,
    input  wire        [SFP_CHANNEL-1: 0]s_axi_tx_tvalid           ,
    output wire        [SFP_CHANNEL-1: 0]s_axi_tx_tready           ,

    output wire        [SFP_CHANNEL*32-1: 0]m_axi_rx_tdata         ,
    output wire        [SFP_CHANNEL*4-1: 0]m_axi_rx_tkeep          ,
    output wire        [SFP_CHANNEL-1: 0]m_axi_rx_tlast            ,
    output wire        [SFP_CHANNEL-1: 0]m_axi_rx_tvalid           ,
    // to the top level
    input  wire                         gt_refclk1_p               ,
    input  wire                         gt_refclk1_n               ,

    output wire        [SFP_CHANNEL-1: 0]SFP_TXP                   ,
    output wire        [SFP_CHANNEL-1: 0]SFP_TXN                   ,
    input  wire        [SFP_CHANNEL-1: 0]SFP_RXP                   ,
    input  wire        [SFP_CHANNEL-1: 0]SFP_RXN                    
);

// ********************************************************************************** // 
//---------------------------------------------------------------------
// declarations
//---------------------------------------------------------------------
    genvar i;

    wire                                gt_refclk1                 ;
    wire                                gt_refclk1_div2            ;
    wire                                drpclk_in                  ;
    wire                                power_down                 ;

    wire               [SFP_CHANNEL-1: 0]tx_lock                   ;
    wire               [SFP_CHANNEL-1: 0]tx_resetdone_out          ;
    wire               [SFP_CHANNEL-1: 0]rx_resetdone_out          ;
    wire               [SFP_CHANNEL-1: 0]link_reset_out            ;

    wire               [SFP_CHANNEL-1: 0]hard_err                  ;
    wire               [SFP_CHANNEL-1: 0]soft_err                  ;
    wire               [SFP_CHANNEL-1: 0]frame_err                 ;
// master aurora ip
    wire                                gt0_qplllock_out           ;
    wire                                gt0_qpllrefclklost_out     ;
    wire                                gt_qpllclk_quad1_out       ;
    wire                                gt_qpllrefclk_quad1_out    ;
    wire                                sync_clk_out               ;
    wire                                gt_reset_out               ;
    wire                                pll_not_locked_out         ;

// ********************************************************************************** // 
//---------------------------------------------------------------------
// logics
//---------------------------------------------------------------------
    assign                              drpclk_in                 = init_clk_in;

    assign                              power_down                = 'd0;
    
// ********************************************************************************** // 
//---------------------------------------------------------------------
// instance
//---------------------------------------------------------------------

//--- Instance of GT differential buffer ---------//
IBUFDS_GTE2 #(
    .CLKCM_CFG                          ("TRUE"                    ),// Refer to Transceiver User Guide
    .CLKRCV_TRST                        ("TRUE"                    ),// Refer to Transceiver User Guide
    .CLKSWING_CFG                       (2'b11                     ) // Refer to Transceiver User Guide
)
u_IBUFDS_GTE2 (
    .I                                  (gt_refclk1_p              ),
    .IB                                 (gt_refclk1_n              ),
    .CEB                                (1'b0                      ),
    .O                                  (gt_refclk1                ),
    .ODIV2                              (gt_refclk1_div2           ) 
);
// ********************************************************************************** // 
//---------------------------------------------------------------------
// aurora_8b10b_master
//---------------------------------------------------------------------
aurora_8b10b_master u_aurora_8b10b_master (
    // AXI TX Interface
    .s_axi_tx_tdata                     (s_axi_tx_tdata[0*32 +: 32]),// input wire [31 : 0] s_axi_tx_tdata
    .s_axi_tx_tkeep                     (s_axi_tx_tkeep[0*4 +: 4]  ),// input wire [3 : 0] s_axi_tx_tkeep
    .s_axi_tx_tlast                     (s_axi_tx_tlast[0]         ),// input wire s_axi_tx_tlast
    .s_axi_tx_tvalid                    (s_axi_tx_tvalid[0]        ),// input wire s_axi_tx_tvalid
    .s_axi_tx_tready                    (s_axi_tx_tready[0]        ),// output wire s_axi_tx_tready
    // AXI RX Interface
    .m_axi_rx_tdata                     (m_axi_rx_tdata[0*32 +: 32]),// output wire [31 : 0] m_axi_rx_tdata
    .m_axi_rx_tkeep                     (m_axi_rx_tkeep[0*4 +: 4]  ),// output wire [3 : 0] m_axi_rx_tkeep
    .m_axi_rx_tlast                     (m_axi_rx_tlast[0]         ),// output wire m_axi_rx_tlast
    .m_axi_rx_tvalid                    (m_axi_rx_tvalid[0]        ),// output wire m_axi_rx_tvalid
    // V5 Serial I/O
    .txp                                (SFP_TXP[0]                ),// output wire [0 : 0] txp
    .txn                                (SFP_TXN[0]                ),// output wire [0 : 0] txn
    .rxp                                (SFP_RXP[0]                ),// input wire [0 : 0] rxp
    .rxn                                (SFP_RXN[0]                ),// input wire [0 : 0] rxn
    // GT Reference Clock Interface
    .gt_refclk1                         (gt_refclk1                ),// input wire gt_refclk1
    // Error Detection Interface
    .hard_err                           (hard_err[0]               ),// output wire hard_err
    .soft_err                           (soft_err[0]               ),// output wire soft_err
    .frame_err                          (frame_err[0]              ),// output wire frame_err
    // Status
    .channel_up                         (channel_up[0]             ),// output wire channel_up
    .lane_up                            (lane_up[0]                ),// output wire [0 : 0] lane_up
    // System Interface
    .user_clk_out                       (user_clk_out[0]           ),// output wire user_clk_out
    .sys_reset_out                      (sys_reset_out[0]          ),// output wire sys_reset_out

    .reset                              (reset                     ),// input wire reset
    .gt_reset                           (gt_reset                  ),// input wire gt_reset
    .sync_clk_out                       (sync_clk_out              ),// output wire sync_clk_out
    .gt_reset_out                       (gt_reset_out              ),// output wire gt_reset_out
    .init_clk_in                        (init_clk_in               ),// input wire init_clk_in
    .pll_not_locked_out                 (pll_not_locked_out        ),// output wire pll_not_locked_out

    .drpclk_in                          (drpclk_in                 ),// input wire drpclk_in
    .drpaddr_in                         (9'h0                      ),// input wire [8 : 0] drpaddr_in
    .drpen_in                           (1'b0                      ),// input wire drpen_in
    .drpdi_in                           (16'h0                     ),// input wire [15 : 0] drpdi_in
    .drprdy_out                         (                          ),// output wire drprdy_out
    .drpdo_out                          (                          ),// output wire [15 : 0] drpdo_out
    .drpwe_in                           (1'b0                      ),// input wire drpwe_in

    .loopback                           (loopback[0*3 +: 3]        ),// input wire [2 : 0] loopback
    .power_down                         (power_down                ),// input wire power_down
    .tx_lock                            (tx_lock[0]                ),// output wire tx_lock
    .tx_resetdone_out                   (tx_resetdone_out[0]       ),// output wire tx_resetdone_out
    .rx_resetdone_out                   (rx_resetdone_out[0]       ),// output wire rx_resetdone_out
    .link_reset_out                     (link_reset_out[0]         ),// output wire link_reset_out
//____________________________COMMON PORTS _______________________________
//    ------------------------- Common Block - QPLL Ports ------------------------
    .gt0_qplllock_out                   (gt0_qplllock_out          ),// output wire gt0_qplllock_out
    .gt0_qpllrefclklost_out             (gt0_qpllrefclklost_out    ),// output wire gt0_qpllrefclklost_out
    .gt_qpllclk_quad1_out               (gt_qpllclk_quad1_out      ),// output wire gt_qpllclk_quad1_out
    .gt_qpllrefclk_quad1_out            (gt_qpllrefclk_quad1_out   ) // output wire gt_qpllrefclk_quad1_out
);

// ********************************************************************************** // 
//---------------------------------------------------------------------
// instance slave
//---------------------------------------------------------------------
generate
    for (i = 1; i < SFP_CHANNEL; i = i+1) begin : s

aurora_8b10b_slave u_aurora_8b10b_slave (
    // AXI TX Interface
    .s_axi_tx_tdata                     (s_axi_tx_tdata[i*32 +: 32]),// input wire [31 : 0] s_axi_tx_tdata
    .s_axi_tx_tkeep                     (s_axi_tx_tkeep[i*4 +: 4]  ),// input wire [3 : 0] s_axi_tx_tkeep
    .s_axi_tx_tlast                     (s_axi_tx_tlast[i]         ),// input wire s_axi_tx_tlast
    .s_axi_tx_tvalid                    (s_axi_tx_tvalid[i]        ),// input wire s_axi_tx_tvalid
    .s_axi_tx_tready                    (s_axi_tx_tready[i]        ),// output wire s_axi_tx_tready
    // AXI RX Interface
    .m_axi_rx_tdata                     (m_axi_rx_tdata[i*32 +: 32]),// output wire [31 : 0] m_axi_rx_tdata
    .m_axi_rx_tkeep                     (m_axi_rx_tkeep[i*4 +: 4]  ),// output wire [3 : 0] m_axi_rx_tkeep
    .m_axi_rx_tlast                     (m_axi_rx_tlast[i]         ),// output wire m_axi_rx_tlast
    .m_axi_rx_tvalid                    (m_axi_rx_tvalid[i]        ),// output wire m_axi_rx_tvalid
    // GT Serial I/O
    .txp                                (SFP_TXP[i]                ),// output wire [0 : 0] txp
    .txn                                (SFP_TXN[i]                ),// output wire [0 : 0] txn
    .rxp                                (SFP_RXP[i]                ),// input wire [0 : 0] rxp
    .rxn                                (SFP_RXN[i]                ),// input wire [0 : 0] rxn
    // GT Reference Clock Interface
    .gt_refclk1                         (gt_refclk1                ),// input wire gt_refclk1
    // Error Detection Interface
    .hard_err                           (hard_err[i]               ),// output wire hard_err
    .soft_err                           (soft_err[i]               ),// output wire soft_err
    .frame_err                          (frame_err[i]              ),// output wire frame_err
    // Status
    .channel_up                         (channel_up[i]             ),// output wire channel_up
    .lane_up                            (lane_up[i]                ),// output wire [0 : 0] lane_up
    // System Interface
    .tx_out_clk                         (user_clk_out[i]           ),// output wire tx_out_clk
    .sys_reset_out                      (sys_reset_out[i]          ),// output wire sys_reset_out
    .reset                              (sys_reset_out[0]          ),// input wire reset
    .gt_reset                           (gt_reset_out              ),// input wire gt_reset
    
    .drpclk_in                          (drpclk_in                 ),// input wire drpclk_in
    .drpaddr_in                         (9'h0                      ),// input wire [8 : 0] drpaddr_in
    .drpen_in                           (1'b0                      ),// input wire drpen_in
    .drpdi_in                           (16'h0                     ),// input wire [15 : 0] drpdi_in
    .drprdy_out                         (                          ),// output wire drprdy_out
    .drpdo_out                          (                          ),// output wire [15 : 0] drpdo_out
    .drpwe_in                           (1'b0                      ),// input wire drpwe_in

    .loopback                           (loopback[i*3 +: 3]        ),// input wire [2 : 0] loopback
    .power_down                         (power_down                ),// input wire power_down
    .tx_lock                            (tx_lock[i]                ),// output wire tx_lock
    .tx_resetdone_out                   (tx_resetdone_out[i]       ),// output wire tx_resetdone_out
    .rx_resetdone_out                   (rx_resetdone_out[i]       ),// output wire rx_resetdone_out
    .link_reset_out                     (link_reset_out[i]         ),// output wire link_reset_out
    
    .init_clk_in                        (init_clk_in               ),// input wire init_clk_in
    .pll_not_locked                     (pll_not_locked_out        ),// input wire pll_not_locked
    .sync_clk                           (sync_clk_out              ),// input wire sync_clk
    .user_clk                           (user_clk_out[0]           ),// input wire user_clk
//------------------{
//_________________COMMON PORTS _______________________________{
//    ------------------------- Common Block - QPLL Ports ------------------------
    .gt0_qplllock_in                    (gt0_qplllock_out          ),// input wire gt0_qplllock_in
    .gt0_qpllrefclklost_in              (gt0_qpllrefclklost_out    ),// input wire gt0_qpllrefclklost_in
    .gt0_qpllreset_out                  (                          ),// output wire gt0_qpllreset_out
    .gt_qpllclk_quad1_in                (gt_qpllclk_quad1_out      ),// input wire gt_qpllclk_quad1_in
    .gt_qpllrefclk_quad1_in             (gt_qpllrefclk_quad1_out   ) // input wire gt_qpllrefclk_quad1_in
//____________________________COMMON PORTS ,_______________________________}
//------------------}
);

    end
endgenerate


endmodule


`default_nettype wire

仿真验证

  仿真结果如下，四个通道的channel up均能正常拉高，表面链路建立完成：
在这里插入图片描述

小结

  该方案的本质还是单独配置GT COMMON，然后使用Xilinx的Aurora IP核(shared logic配置为in the example)，我们可以通过反复的练习思考，掌握高速收发器的使用方法。

FPGA实现Aurora 8B/10B接口（2）--数据接口
孤独的单刀
01-11 1万+
通过本文您会学到：1、了解Xilinx Aurora 8B/10B IP核的框架；2、熟悉Aurora 8B/10B IP核的内部结构（数据接口）。
FPGA实现高速串行接口——打造Aurora通信协议
ZdqDeveloper的博客
09-24 740
在接收端，当接收到有效数据时，将数据存入rx_data_reg中，并设置rx_data_valid_reg为1。在发送端，当tx_data_valid_reg为1时，将tx_data_reg中的数据传输给aurora_tx_data，并设置aurora_tx_dvalid为1。在接收端，我们需要使用Aurora IP核提供的接口来接收数据，并对接收到的数据进行处理。在发送端，我们需要将待发送的数据传输给Aurora IP核，以进行发送。根据系统设计的需要，将Aurora IP核的端口与其他模块连接起来。
FPGA高速设计之Aurora64B/66B的应用与不足的修正
FPGA/数字IC/通信算法
11-07 2041
Aurota协议为用户提供了一个透明的物理层接口，支持任何上层私有或符合工业标准的协议，如TCP/IP、以太网等，使得采用Aurora协议的高速串行总线接口能够在最短时间内与现有用户设计集成，而不大幅改动用户应用的设计。与 RapidIO、PCIE 等协议只支持固定的传输速率不同，Aurora 协议的传输速率可以进行灵活配置，支持速度为 0.75~13.1 Gbps，并可随着 FPGA 及其内嵌高速串行收发器的发展而进一步提高，可通过通道绑定的方法实现更高的数据传输速度。
啥？FPGA的aurora高速接口 5分钟就能快速上手使用
风中月隐的博客——FPGA加速者
02-26 878
你是否还在了解aurora高速接口怎么用？你是否还在烦忧aurora ip怎么配置？你是否还在担心aurora配置不全导致不能建链？使用本文推荐的方法，这些统统不是问题。
FPGA中两个单lane的aurora协议在同一个GTX BANK中设计时有哪些注意事项？
最新发布
风中月隐的博客——FPGA加速者
03-07 456
作为FPGA工程师大家是否会遇到如下问题：一个GTX BANK中的是否可以连接两个光口？一个GTX BANK中的两个光口都跑aurora时是否可以设置不同的模式？一个FPGA中怎么设置两个aurora协议？是否会遇到问题？具体要怎么设置，且往下看：⬇⬇。
FPGA---Aurora
weixin_48080038的博客
07-11 1810
话不多说，直接放程序（初学者，我就不放过fifo的了，这个不过fifo的程序接收数据的时候跳了一下，别直接用哦，好好研究一下吧。另外界面就不放了，那俩保持默认，或者你想初学时想要时钟少一点就看看第三个界面的设置吧，我懒得搞了。
实现高速串行通信：Aurora FPGA 接口设计
2301_79325657的博客
08-09 1643
首先，我们需要了解 Aurora 协议的基本原理。Aurora 是一种常见的高速串行接口协议，它提供了高达 10 Gbps 的数据传输速率，同时保证了数据的完整性和可靠性。此外，还可以合理设计数据帧的格式、同步策略和错误检测机制，以保证数据的完整性和可靠性。在这个例子中，我们使用了十位编码和解码器来实现 8B/10B 编码和解码。值得注意的是，Aurora 协议还需要实现一些异步复位和时钟恢复机制，以及错误检测和纠正功能。通过精细的设计和实现，我们可以在不同应用场景中实现高效、可靠和稳定的数据传输。
基于FPGA实现Aurora高速串行接口
m0_46498597的博客
10-17 5242
0 本文目录 1）Aurora简介 2）FPGA简介 3）系统设计 4）逻辑设计 5）模块设计 6）Aurora IP核简介 7）Aurora IP核定制 8）Aurora协议特点 9）结束语 1 Aurora简介 1）采用并行方式传输高速的数据流有很多设计难点，未来高速数据传输主要采用串行方式传输， Xilinx公司也推出了内嵌高速串行收发器Rocket I/O的FPGA产品 ，并在此基础上开发了Aurora协议。 2）Aurora协议是由Xilinx 公司提出的开放、免费、轻量级
（47）FPGA面试技能提升篇（Aurora协议/接口）
m0_46498597的博客
04-29 2761
1.1 FPGA面试技能提升篇47（Aurora协议/接口） 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）FPGA面试技能提升篇47（Aurora协议）； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程
FPGA实现Aurora 8B/10B接口（5）--官方例程学习（Framing接口）
孤独的单刀
07-01 6507
通过本文您会学到：1、了解Aurora 8B/10B接口的Framing接口时序；2、了解Framing接口的RTL组成；3、对Framing接口的官方例程的解析。
Aurora Lane Assignment分配（小tips）
06-06
在Aurora配置过程中，正确地分配lane（通道）对于确保数据的正确传输至关重要，尽管描述中提到即使分配错误的channel，Aurora仍能正确传输数据，但这并不意味着可以忽视 lane assignment 的重要性，因为这可能会导致...
aurora协议
01-06
本综述介绍了高速串行通信的现状，并简要介绍了Aurora通信协议的特点，发展和现状。着重介绍了Aurora协议的原理，接口及应用等相关知识。
AURORA核多通道绑定使用注意事项
Melvin Dong的博客
12-06 5154
  正文 在Aurora片间接口的调试中，一共需要用到两片FPGA，为达到速率的要求，所以Aurora需要采用主从双核，双通道绑定的工作模式，一共需要四个GTX（一个GTX 支持4Gbps的速率，一个Aurora核使用两个GTX，所以本例程中一个Aurora核最高支持8Gbps的速率）来完成片间数据的传输工作。   在工程中，主从双核的例化截图如下图所示（上图为主核，下图为从核）： ...
FPGA - Aurora8B/10B协议理解与IP核使用
博客
05-19 5419
Aurora 协议是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议（由Xilinx开发提供）。这为物理层提供透明接口，让专有协议或业界标准协议上层能方便地使用高速收发器。Aurora协议在Xilinx的FPGA上有两种实现方式：8B/10B 与 64B/10B。两个协议大部分相同，主要区别在编码方式上： Aurora 8B/10B 常用于芯片（FPGA）与芯片（FPGA）之间通信。它用于使用一个或多个收发器在设备之间传输数据。连接可以是全双工（双向数据）或单工。最多可实现16个收发
FPGA设计心得（3）Aurora IP core 的理论学习记录
热门推荐
Reborn Lee
05-12 1万+
文章目录Aurora IP核介绍整体介绍大小端Framing or Streaming User Interfaceframing 接口介绍framing 结构几个frame的例子streaming接口介绍Streaming接口发送数据实例streaming接口接受数据实例写在最后同行邀请参考资料 Aurora IP核介绍 整体介绍 FPGA之间通过Aurora 8B/10B IP核进行通信的示意图如下： 通信的双方经过各自例化IP核，通过通道传输数据，用户能够操作的是User Application以及I
Vivado - Aurora 8B/10B IP
hi94的博客
10-16 2745
本文介绍在 Block Design 中添加Aurora 8B/10B IP 并加以调试。 使用 Streaming 接口 使用 VIO 控制回环方式 探究收发器的位置信息 共享逻辑和例化模板 附带 Block Design 的 TCL 代码
Aurora 8B/10B IP核设计使用（二）
m0_58878876的博客
09-22 287
参照手册中关于shared logic 的用法，一个AURORA配置为core，另外一个配置为example。需要提供差分时钟以及init clk，如果没有init clk，可以用差分时钟经过pll分频。具体方案见IP study中aurora_8b10b_1_ex例程。一个bank实现两个AURORA IP核的继承与配置。如下图，bank117要实现两路光口，每个AURORA IP 核配置为X1。
FPGA设计心得（6）Aurora IP核例子简析与仿真（framing版）
Reborn Lee
05-14 8597
文章目录背景定制framing接口的IP核生成示例工程并分析GEN模块分析CHECK模块分析示例工程仿真总体仿真发送模块仿真接收模块仿真参考资料交个朋友写在最后 背景 熬夜继续写Aurora系列博文！今天明显状态不如昨天，眼皮有点涩涩的，坚持一下。 如果不是写博客，我根本没有动力那么认真看，认真思考这个东西，这可能就是写博客输出的魅力吧。 尽管streaming格式很简单，但是肯定不如framing强大，很多项目还是用framing用户接口，因此有必要对此进行仿真分析来认识下。 博客首页 完成时间：第二天晚
【数字IC/FPGA】利用Aurora IP核的NFC功能实现Aurora跨片数据的反压
qq_45634652的博客
03-30 1495
Aurora 64B/66B协议包括本地流控制（NFC）接口，其允许接收机通过指定必须放入数据流的空闲数据跳数来控制接收数据的速率。甚至可以通过请求发送器临时发送空闲（XOFF）来完全关闭数据流。NFC 通常用于防止FIFO 溢出条件。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值