verilog bug记录——Timing Loop

彼方荣光犹在

已于 2024-10-22 21:40:14 修改

阅读量910

点赞数 2

分类专栏： verilog bug记录文章标签： bug fpga开发

于 2024-03-20 11:11:54 首次发布

本文链接：https://blog.csdn.net/weixin_43982855/article/details/136870330

版权

文章讲述了在综合和布线过程中遇到的错误，源于一个always块中输出寄存器r_start_cnt被误用为输入，导致循环逻辑。通过修改代码，移除输出作为输入的结构，解决了错误并确保了综合布线的成功。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

问题：在综合和布线的时候都如下错误

在这里插入图片描述

在综合过程中就已经报错，但是只提示报错的文件，没有具体到哪一行，哪一个寄存器出现了错误；
随即在布线的过程中，报错r_start_cnt该寄存器存在问题

仔细看出错的寄存器对应的逻辑代码：

 always @(clk) begin
     if(r_start_cnt == 1'd1 && !r_fast_flag && pos_adc3_valid)
         r_start_cnt <= 1'd0;
     else if(r_start_cnt == 1'd1 && r_fast_flag

最低0.47元/天解锁文章

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

彼方荣光犹在

关注关注

2
点赞
踩
1

收藏

觉得还不错? 一键收藏
1
评论
分享

复制链接

分享到 QQ

分享到新浪微博

扫一扫
举报

举报

专栏目录

【System Verilog and UVM基础入门9】随机化

TommiWei的博客

03-11

546

虚心做人，踏实做事

FPGA笔试面试（五）

weixin_43417303的博客

02-22

5026

1 条评论您还未登录，请先登录后发表或查看评论

Verilog综合（synthesis）过程中出现 found timing loop.的critical warning

H19981118的博客

03-22

3103

打开时序检查报告（synthesis->Report Timing Summary），找到loops的位置，查看生成的原理图schematic定位到出问题的模块，从而看到出问题的位置，在对应代码修改。Verilog综合（synthesis）过程中出现 found timing loop.的critical warning。found timing loop的问题不会像少写end等具体提示代码位置，只会提示所在模块，所以不便于查找🔍修改。组合电路中，else未写全，所以生成了latch。

Timing loop警告

qq19175295的博客

12-17

8557

vivado：[Synth 8-295] found timing loop this will report the paths were combo loops are present. The example below will give you an idea to overcome this issue, if(a = ‘1’)then if(sop = ‘1’)then a <=‘1’; else a<= 0; In the above example, we are using

在做IC设计时，由于代码风格不好，导致了timing—loop的产生

u011462094的博客

06-09

7111

主要原因是，组合逻辑的输出送回到了输入上面。最后只能用寄存器来做这个电路了。

【STA】理解Timing Exception

qq_44850725的博客

06-25

1108

Exception即例外，顾名思义，在常规的计算方式外，允许用户根据实际情况，对某些timing path进行更加严格或者宽松的检查。

timing优化流程

weixin_44943244的博客

12-04

1414

1.优先解决综合的时序问题：先synthsis后，打开综合后report timing summary (opt.dcp)。查看综合后有无时序问题。如果综合后时序为正。则可以继续后面的place/route等。如果综合后有时序问题，则优先解决综合的时序问题。 2.其次解决布局的问题：查看place后的report timing summary (placed.dcp)的查看具体的位置timing，这部分的主要是解决是否有相应的位置约束。例如，某些IP在对应的芯片中会有一些固定的位置约束。需要进行相

modelsim10.7

02-27

Mentor, a Siemens business, has ... ModelSim simulates behavioral, RTL, and gate-level code, including VHDL VITAL and Verilog gate libraries, with timing provided by the Standard Delay Format (SDF).

quartus仿真中for循环不执行

最新发布

04-02

通过Quartus的"TimeQuest Timing Analyzer"查看： - 是否因时序违例导致逻辑被优化 - RTL Viewer中是否保留循环结构 2. **信号监视技巧** 在波形窗口中添加循环控制变量： ```verilog wire [3:0] debug_...

在IC设计中应用STA处理时序问题的方法_孙佳佳

10-12

在IC设计中应用STA处理时序问题的方法

Timing_Recovery_in_Digital_Subscriber_Loops

04-14

timing recovery。OFDM系统，采用loop的方式

用DC综合异步电路zz

韩京飞的博客

02-19

4535

http://benjaminweber-space.spaces.live.com/Blog/cns!902D90E6B6C36ACF!1177.entry用DC综合异步电路一般来说是不能用同步电路的综合工具来综合异步电路。同步电路会自动插入缓冲器，而这些缓冲器可能毁坏QDI电路的时序特性。然而手动生成门级网表又如何保证DRC能满足流片要求呢？在我看来，为了满足max transition

平时积累的FPGA知识点（4）

danxutj的博客

05-28

1546

怎么用ZYNQ输出控制其他模块

时序约束方法及解决timing问题的方法（一）

XiaoJian_Chip的博客

08-13

2万+

承接上一篇文件《基于xilinx FPGA验证ASIC可能遇到的timing问题》中提到的问题，本文列数一下在vivado中可能用到的约束方法和面对timing问题的解决办法。（1）详尽的时钟约束 create_clock：和其他FPGA EDA tool一样，在vivado中timing约束越全越好，越细越好，而place约束可以很粗略或者省略调。约束中最常用的语...

verilog+systemVerilog写代码bug总结

m0_56836274的博客

12-14

595

此文用来记录我在写verilog项目时遇到的bug,方便回顾，也供大家参考。语言：verilog、systemverilog平台：vivado 2021.01。

如何阅读 Vivado中的Timing Report