testbench中,复用module的时候,用#给其中的变量赋值

本文档详细描述了一个Verilog测试台(testbench)中的代码片段,涉及时钟信号、复位控制、LED指示以及counter模块的实例化和参数MCNT的重新赋值过程。
摘要由CSDN通过智能技术生成

在下面的testbench代码中

`timescale 1ns / 1ns


module led_flash_tb;
    reg CLK;
    reg reset_n;
    wire led;
    counter_led_0 
    #(
        .MCNT(50_000)
    )
    counter_led_0
    (
        .CLK(CLK),
        .reset_n(reset_n),
        .led(led)
    );

    initial CLK=1;
    //按位取非  //这样在200ns出现上升沿,200-210都是高电平
    always #10 CLK=~CLK;

    initial begin
        reset_n=0;
        #201
        reset_n=1;
        #2_000_000_000;
        $stop;
    end



endmodule

可以看到里面的部分代码(如下),在实例化变量的同时,使用#对其中的led_run_0模块中的parameter变量重新赋值为50_000。然后再实例化一个同名对象counter_led_0

    counter_led_0 
    #(
        .MCNT(50_000)
    )
    counter_led_0
    (
        .CLK(CLK),
        .reset_n(reset_n),
        .led(led)
    );

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