Time-Interleaved Analog-to-Digital Converters

  这篇论文提供了时间交错模数转换器的教程回顾。在解释了偏置、增益、定时和其他不匹配对变换器性能的影响后，给出了目前解决不匹配问题的方法。论文最后总结了时间交错模数转换器的现状。

1.简介

  时间交错模数转换器(ADC)将多个子ADC组合成一个ADC系统，可以实现比单独的子ADC[1]更快的采样速率。历史上，时间交错adc的主要缺点是需要紧密匹配子adc[2]的特性。近年来，由于应用需要非常宽带信号的数字化、功率高效子adc的可用性以及由深亚微米互补金属氧化物硅(CMOS)技术实现的微调技术，使得时间交错adc的性能取得了显著进步。
  典型的宽带应用包括高带宽示波器[3]和光通信[4]系统。这些应用都需要10GHz范围内的信号带宽。不幸的是，目前可用的非时间交错adc无法以所需的20到24GSample/s速率采样输入信号。因此，在这些应用中有必要使用时间交错adc，只是为了满足所需的采样率。
  在其他应用中，现有的高速adc的功耗对于实际系统来说太高了。在这些情况下，低速低功率adc可以时间交错，以实现所需的采样率与低功耗[5]。这种方法的一个特别有吸引力的应用是在超宽带接收机中，在那里需要将ADC嵌入到一个单片机系统[6]中。
  此外，数字辅助模拟电路的发展大大缓解了时间交错adc的失配问题。随着数字信号处理(DSP)的使用，现在可以检测和纠正子adc之间的不匹配，这些不匹配在历史上限制了时间交错adc的分辨率[7-27]。因此，时间交错adc现在是实现高速/高分辨率、低功耗adc的一种有吸引力的方法。
  为了便于更好地理解时间交错adc，本文介绍了时间交错adc，它们的关键限制和目前解决这些限制的方法。在第二节中，时间交错adc的操作和术语与交错的替代方法一起讨论。然后在第三节中，子adc之间不匹配的影响将被回顾。第四节探讨了目前减少和补偿子adc之间各种不匹配的方法。第五节审查了目前的最新情况，然后第六节作出结论。

2.用于高速采样的交错adc

  多个子adc可以在时域交错，如图1[2]所示，也可以在频域交错，如图2[26]所示。虽然这两种方法相似，但在当前的处理技术中，时间交错方法通常更容易实现。
                
  当在时域交错时，将M个子adc组合起来，每个adc的转换速率为fc，以实现fs的系统采样速率。通过适当地移动每个子adc的时钟如图1所示，在fs下对模拟输入进行有效采样，其给出如下:
$$f_s=M\ast f_c$$
  M为交错因子，直接表示速度的提高。当M = 2时，时间交错型adc通常称为ping-pong型adc。时间交错adc通常也被称为并行adc。注意，如果需要奈奎斯特速率性能，每个子adc的带宽必须至少为fs/2。此外，如第三节所讨论的，即使是中等的分辨率，也必须使分adc很好地匹配。
  当在频域交错时，每个子adc前面都有一个频率选择滤波器，如图2[26]所示。在这种情况下，每个子adc处理一个非常窄的频率频带。然而，如果子adc是相同的，它们仍然需要至少fs/2的输入带宽，以实现奈奎斯特速率性能。这种方法的一个吸引人的特点是，所有的子adc都可以从相同的低速时钟操作。不幸的是，为了获得良好的性能，模拟滤波器必须在它们的过渡带内很好地匹配。
                 
  大多数目前的制造技术更适合于实现数字电路，而不是实现匹配良好的模拟电路。在这种设计环境中，最好尽量减少模拟电路，并利用数字电路来提高其余模拟电路的性能。因此，在实现高速adc时，时间交错方法通常优于分带方法。

3.失配的影响

  在时间交错adc中，每个输出样本来自一个单独的子adc。因此，如果子adc不是完全匹配的，伪音调就会出现在交错输出中，而这并不存在于任何子adc的输出中。一些不匹配，如即使在没有输入信号的情况下，偏移量和噪声耦合也会在交错ADC输出中的产生伪音调。其他的不匹配，例如增益不匹配和时间偏差，只在输入信号存在时产生虚假的音调。在大多数未处理的时间交错adc中，主要的伪音调是由于偏移、增益和时间倾斜失配造成的，早期的研究人员在[2]、[7]、[27]领域进行了广泛的分析。后来的研究人员也讨论了带宽失配[28]和线性失配[29]的影响。由于这些作者都提供了错配效应的良好分析，下面讨论的目的是提供一些对匹配问题的本质的理解，特别是对偏移量、增益和时间倾斜错配。

偏置失配

  当两个具有不同偏移量的adc（其偏置分别为VOS1和VOS2）时间交错且没有输入信号时，输出在两个偏移量电平之间振荡，如图3所示。得到的方波的频率是fs/2。方波的振幅(和均方根(RMS)水平)由下式给出：
$$\Delta V_{O_S}=\frac{V_{O_1}-V_{O_2}}{2}$$
为了将偏置音调的均方根电平降低到量化噪声电平(即0.289VLSB，其中VLSB是最小有效位大小)，转换器的偏置必须与大约VLSB/4匹配。
              
  通常fs/2的伪音调不是问题。不幸的是，当M大于2时，伪音调出现在f = ifs/M处，其中i = 0,1，…M-1。在这种情况下，由于偏移不匹配的音调出现在带内。图4说明了由于时间交错的4个(M = 4)理想adc在8位级的LSB之间随机偏移而产生的偏置音调。注意，在fs/4的音调只比全音阶低了42分贝。因此，为了达到至少等于理想信噪比的无杂散动态范围(SFDR)，子adc的偏移量必须比子adc的分辨率匹配大约2Bit。
               

增益失配

  图5说明了双通道(M = 2)时间交错ADC中增益失配的影响。在fs/8时，系统的输入是单个音调，两个子adc的采样率为fc = fs/2。所以每个子adc都有一个fc/4的输入，如图5a和b所示。在采样的时域中，这些样本也代表了k为任意整数处的正弦波。fc - fin = 3fc/4和fc + fin = 5fc/ 4的正弦波如图5所示。注意，信号(fc/4)是在两个通道之间的相位，而其他组件(3fc/4和5fc/4)是180o相位。在单个ADC中，这些其他信号明显超出奈奎斯特频带，可以忽略。当两个通道合并时，如果两个子adc具有相同的增益，则不需要的频谱分量将被抵消。如果增益不匹配，不完全抵消会导致在or处的残差音调，它们通常表示在，其中i = 1,2，…M - 1。请注意，伪音调与输入信号的幅度和相对失配成比例。对于单音输入，在双通道系统中，由于增益不匹配，SFDR给出如下:
                      SFDR_G=20log(∆A)
其中，∆A为增益不匹配。为了获得等于理想n位ADC的信噪比的SFDR，子ADC的增益必须匹配n位电平。这种增益匹配是每个子adc[2]中MSB组件所需匹配的两倍。
                

时间倾斜

  第三个主要的失配效应是由于采样时间的失配，这些失配通常被称为时间偏差。由于每个子adc的采样器的时钟或信号延迟与其他采样器不同，导致了时序偏差。在时间倾斜的情况下，图5所示的图进行了修改，使得两个通道的输出具有相同的振幅但相移不同。因此，当两个通道合并时，不需要的音调会被完全抵消。音调的相对大小取决于时间不匹配，∆T和输入信号的频率fin。对于一个双通道系统，由于时间倾斜造成的SFDR由下式给出：
                    SFDR_T = 20log(2πf_i_n*∆T)
  类似于增益失配音调，这些音调出现在
$$i{f}_s/M\pm f_{i}n$$其中i = 1,2，…M - 1。时序偏音调的一个显著特征是它们与频率相关，因为时序误差在较高的频率上更为显著，如图6所示。为了获得8位动态范围(50dB)，在奈奎斯特对于1GS/s时间交错ADC，∆T必须小于1ps。
               

其他失配

  不像偏置，增益和定时偏置失配，大多数其他失配是依赖于信号的。带宽失配会导致增益和时间偏差失配，这些失配与频率有关。为了说明这个问题，如果采样率为1GS/s的 ADC的每个子ADC的输入都可以描述为一个截止频率为奈奎斯特频带两倍的一阶低通滤波器，当M = 2时，所产生的增益和时间偏差不匹配如图7所示。注意，在更高的频率下，不匹配变得更糟，例如，有效的时序倾斜将SFDR限制在只有34dB。INL失配产生的音调取决于频率和信号大小。幸运的是，这些音调并不比子adc单独作用产生的伪音调差，但在不同的光谱位置[8]。随着分辨率和速度的提高，这些不匹配的额外来源变得更加明显。
                
  到目前为止，讨论主要集中在确定伪音调时，两个子adc的时间交错。当M大于2时，杂散分量的数目增加，其振幅有减小的趋势。然而，由于伪音调造成的信噪比下降仍然与M[27]无关。因此，上述各种公式仍然可以用来估计由于失配和时间交错造成的总退化。

4.处理失配

  如上所述，子ADC之间的不匹配导致时间交错ADC输出的伪音调a。对于大多数系统来说，偏置增益和时间倾斜失配是最重要的。这些失配的特征是所有信号的恒定或全局失配，这使得它们相对容易检测和纠正。其他的失配，如带宽差异和INL差异，都更难以描述和纠正。下面将讨论处理不匹配的方法。

偏置失配

  偏置失配是时间交错adc中最主要的失配音调来源之一。因此，许多电路技术和微调方法被开发来处理偏置失配。电路技术既可以减少偏置的来源，也可以减少由于任何剩余偏置不匹配而产生的伪音调的大小。减少偏移不匹配的一个特别有吸引力的选择是共享潜在的误差源，从而消除不匹配。例如，如果M = 2，比较器[30]和运放[31][18]可以在流水线adc中共享。现在，当M = 4时，偏移色调只出现在fs/2，这在许多应用中不是问题。在模拟电路中，另一个常见的解决偏置问题的方法是使用斩波。斩波有效地将偏移误差转移到更高的，理想的带外频率。不幸的是，如果在时间交错应用程序中应用常规截断，那么偏移量将被转移到fc/2，这只会导致更多的问题。另一种选择是使用一个随机的切割序列[15]。在这种情况下，偏移的能量均匀地溅射到噪声层上。不幸的是，增加的噪声可能是不受欢迎的，偏移仍然需要削减，以达到预期水平的性能[15]。
  可以通过多种方式来消除偏置不匹配。任何裁剪操作的第一部分都是得到偏移量的估计值。虽然一个简单的偏移量可以通过短路输入和读取数字输出来估计，但这种方法通常不适用于时间交错adc。正如第三节所讨论的，偏移量必须匹配到优于子adc的分辨率。如果子adc有足够的噪声，平均一些偏移样本将产生子lsb偏移估计。不幸的是，如果子adc有INL错误，它不是在零的偏移量，而是子adc的平均偏移量，这是需要的。所需的偏置可以在时间交错ADC正常运行时获得，只要在dc处没有输入信号或与斩波频率[11]相关，通过对ADC输出取平均即可。幸运的是，如图8所示的随机斩波解决了[15]的这两个问题。测量的偏移量可以应用于校正ADC输入端的偏移量(截断后)或简单地从数字输出减去偏移量(未截断前)。模拟解决方案最大限度地提高子adc的有用输入范围，而数字解决方案实现起来相对简单。请注意偏移校正分辨率必须超过ADC所需的分辨率。幸运的是，这些次级lsb校正位可能是相对噪声没有真正的影响时间交错ADC的整体性能。因此，在时间交错adc中，偏置失配不再是一个重要的问题。
           

增益失配

  第二个最容易处理的不匹配是增益不匹配。与偏置失配类似，各种电路技术和微调技术被开发出来解决增益失配问题。避免增益失配的适当电路技术取决于子adc的结构。由于大多数adc的满量程或增益是由参考点设定的，共享的参考点消除了不匹配[32]的来源。不幸的是，共享引用在子adc之间提供了串扰。对于基于开关电容的逐次逼近型adc (SARs)和流水线型adc，子adc中的电容阵列应按照[32]的方向布置相同。对于流水线adc，另一个潜在的增益不匹配是有限运放增益。通过增加运放增益[32]可以避免这种增益不匹配的来源。不幸的是，由于在交错ADC中良好匹配所需的运放增益超过了子ADC的基本精度要求，增益的增加可能会导致子ADC的速度降低。
  一种减少伪音调的替代电路技术是随机交错子adc[33]，[34]。如图9所示，使用伪随机或其他序列来避免子ADC的重复使用，有效地将失配能量(来自所有失配源)扩散到ADC的奈奎斯特频带上。或者，序列可以被设计成将不匹配音调的能量从特定的感兴趣波段传播出去。为了实现有效的随机化，只需要一个额外的子adc[34]。虽然随机化改进了SFDR，但总体信噪比加失真比(SNDR，或SINAD)在理想情况下保持不变。因此，对于高SNDR应用程序，仍然有必要削减子adc。
            
  为了减少增益不匹配，首先需要测量或估计增益不匹配。失配可以在制造过程或标定周期[3]中确定，但由于参数漂移，最好在正常运行时估计失配。如果输入信号的特征已知，可以利用这一信息极大地简化[12]参数估计过程。不幸的是，在大多数应用中，输入信号的特性是未知的。在这种情况下，估计错配有三种选择;在输入[11]上添加一个校准信号，使用一个冗余ADC[13]，对信号[19]进行“盲估计”。当加入校正信号时，从子adc的输出中过滤输入信号，利用相关技术提取校正信号。虽然可以获得良好的结果，但校准信号通常会降低输入信号的允许信号摆动。当使用冗余子adc时，一个子adc被脱机并一次校准。如果不特别注意这种方法，由于系统模拟输入负载的变化和校准周期的周期性，可能会产生额外的伪音调。在不知道输入信号的情况下，可以通过比较各个信道的相对功率水平来估计“盲”增益失配。通过对每个通道[19]信号的平方和求和，可以很容易地确定功率等级。如果输入信号与fc相关，就会出现问题。为了避免这个问题，可以使用一个随机交错序列来将子adc的采样率与输入信号[21]分离。
  一旦估计了增益不匹配，增益不匹配就可以在模拟域或数字域进行削减。校正模拟域增益的最简单方法是改变参考值。如果一个人选择改变参考，它将不再可能在所有子adc之间共享相同的参考。在数字领域，可以用一个以信道速率fc运行的乘法器来校正增益。与偏置校正类似，增益校正必须在与ADC分辨率相当的水平上进行。因此，提供给数字乘法器的校正通常比期望的ADC[11]的分辨率多两到三位。

时间倾斜

  在三种主要的不匹配来源中，时间偏差是最难估计的，并且产生了最多的不同解决方案。与其他的不匹配不同的是，电路技术在某些应用中可以减少甚至消除时序不匹配。然而，许多应用程序仍然存在需要修剪或纠正时间偏差的地方。
  使用双秩采样保持[35] (S/H)可以避免时间倾斜失配，如图10所示。输入S/H在fs运行，而子adc在fc采样S/H的输出。当一个足够快的过程可用来实现S/H[35]，或如果被动采样实现的采样率比在相同技术[32]的主动采样可能的更高，该解决方案可以使用。被动二阶采样既可以采用如图11a所示的底板采样[36]、[37]，也可以采用如图11b所示的顶板采样[22]。当采用底板采样时，寄生电容、CP将SFDR的提高限制在15dB[37]左右。当使用顶板采样时，必要的是引导开关S1来最小化电荷注入和依赖信号的时钟馈通。在可以使用两阶S/H解决方案的情况下，它通常是时间倾斜问题的最佳解决方案。
            
  当使用单独的输入采样器时，需要精确控制采样时间，以避免时间偏差。虽然可以使用延迟锁定循环(dll)直接生成样本时钟[32]，但通常更好的方法是设置主时钟门，以避免时间偏差[31]。最近，后一种方法被称为时钟边缘重分配[14]。使用这些技术和仔细的布局，可以将时间偏差减少到几皮秒，在100MHz输入信号中产生约50dB的SFDR。当需要修剪或纠正时间偏差时，第一步是获得时间偏差的估计。使用正弦测试音调的校准周期和使用离散傅里叶变换可以非常准确地估计时间偏差[7]。或者，可以向输入信号添加一个校准坡道，以便可以在正常运行[16]期间执行校准。不幸的是，这两种方法限制了时间交错ADC的有效性。一个更好的方法是直接从输入信号[17][19][25]估计时间偏差。这些算法通常基于傅里叶方法和相关技术。从概念上讲，在没有偏移量和增益不匹配的情况下，时序倾斜会导致子adc之间的相位差，如图12所示。通过对两个通道输出的差值进行平方，可以生成与时间偏差成比例的信号[19]。不幸的是，为了实现稳健的时间偏差估计，需要高速乘数。
             
              
  一旦确定了时序偏斜误差，就可以在模拟域[10]或数字域[9]，[16]，[19]，[25]中进行校正，模拟域[10]会明显增加抖动。在数字域中，定时偏移校正问题可以被认为是分数的延迟问题或作为插值问题。在任一种情况下，解决方案都要求每个子模数转换器使用单独的有限脉冲响应滤波器。这些解决方案需要大量的数字信号处理，由于数字互补金属氧化物半导体工艺的最新进展，现在在芯片上包含数字信号处理已经变得相对简单。

本地不匹配

  一旦处理了子模数转换器失配的全局源，其它失配源就会变得明显。这些其他来源包括带宽、INL和耦合不匹配。由于这些不匹配取决于输入频率和信号强度，因此估计不匹配以及校正或补偿它们都更加困难。迄今为止，确定局部失配的一般方法是在整个感兴趣的范围内(即频率、信号强度等)表征子ADC。) [8] [20].即使测量简单的一阶带宽失配，在未知增益和时序偏斜的情况下，也必须在两个不同的频率下测量失配，以充分表征失配。对于实际的时间交错式模数转换器，249个不同的测试频率，间隔0.8兆赫兹，用于表征400兆赫兹/秒时间交错式模数转换器的不匹配[20]。然后，表征数据被用于对信道失配进行建模。一旦失配被表征，在每个子模数转换器之后添加适当的滤波器[20]，[23]以校正失配。这些滤波器通常是FIR滤波器，类似于用于校正时序不匹配的滤波器，具有多个抽头。滤波器阵列通常被称为“滤波器组”。不幸的是，目前似乎还没有技术可以持续监控局部失配的长期漂移，并以有效的方式重新计算滤波器组的系数。

总结

  存在检测和校正失调、增益和时序偏斜不匹配的解决方案，并且可以使用当前可用的CMOS工艺，利用时间交错式ADC在芯片上轻松实现。信号相关的不匹配，如带宽和INL不匹配，需要更多的计算开销。然而，如果可以确定不匹配，则可以使用数字滤波器组在现代CMOS工艺中提供必要的校正。

5.当前最新技术

  时间交错型模数转换器在现有文献中已经报道了近三十年。在此期间，采样速率和分辨率显著提高，而功耗持续下降。为了说明性能的提高，在图13.1中绘制了模数转换器的美利(FOM)与出版年份的关系图。对于该图，FOM由下式给出：
$$FOM=power/(2^{2\ast ENOB}\ast f_s)$$
  其中ENOB是有效位数。结果表明，FOM每十年进步一个数量级以上。图表还显示，虽然基于闪存的子ADC对于实现极高的采样速率可能很有吸引力，但它们并不特别高效。因此，人们对利用合成孔径雷达模数转换器实现更高效的时间交错模数转换器重新产生了兴趣。
          
            
  图14是报告的信噪比对采样率的曲线图。从图中可以看出，基于闪存的子ADC往往在最高采样速率的时间交错式ADC中占据主导地位。然而，即使在最高采样速率下，合成孔径雷达和流水线模数转换器似乎也是有竞争力的解决方案。为了说明前缘，下面的表1总结了四个带圆圈数据点的更多细节。请注意，虽然功率水平看起来很高(即以瓦特为单位)，但以毫微微瓦为单位，它们都低于每毫微微瓦1毫微微瓦，因此与较低速度的模数转换器相比具有功耗竞争力。
              

6.总结

  时间交错仍然是实现高速模数转换器的一个有吸引力的选择。最早的时间交错ADC的性能受到失调、增益和时序不匹配的限制。由于校准技术和数字互补金属氧化物半导体工艺的最新进展，现在可以实现单芯片时间交错型模数转换器，用于自校准失调、增益和时序不匹配。这些进步导致开发出采样速率为1GS/s或更高、分辨率为8至10位的时间交错型ADC。其余的不匹配源，如带宽不匹配，可以被检测和纠正。不幸的是，持续检测和校正这些剩余不匹配的算法仍然存在问题。然而，如果时间交错型模数转换器性能的最新进展有所指导的话，这些遗留问题也将在不久的将来得到解决。