Verilog HDL 基本电路设计7：同步FIFO

module synchronous_fifo (
	input			clock,
	input			reset,
	input			enable,
	input			write,
	input			read,
	input  [7:0]	data_in,
	output [7:0]	data_out,
	output			full,
	output			empty
);

parameter WIDTH = 8;
parameter DEPTH = 16;

reg [WIDTH-1:0]		mem [0:DEPTH-1];
reg [4:0]			head;
reg [4:0]			tail;
reg					full;
reg					empty;

always @ (posedge clock or posedge reset) begin
	if (reset) begin
		head <= 0;
		tail <= 0;
		full <= 0;
		empty <= 1;
	end
	else if (enable) begin
		if (write && !full) begin
			mem[head] <= data_in;
			head <= head + 1;
			if (head == DEPTH) begin
				head <= 0;
			end
			empty <= 0;
			if (head == tail) begin
				full <= 1;
			end
		end
		if (read && !empty) begin
			data_out <= mem[tail];
			tail <= tail + 1;
			if (tail == DEPTH) begin
				tail <= 0;
			end
			full <= 0;
			if (tail == head) begin
				empty <= 1;
			end	
		end
	end
end

endmodule

该Verilog代码中包括一个名为synchronous_fifo的模块，其具有一个时钟输入、一个复位输入、一个使能输入、一个写使能输入、一个读使能输入、一个8位数据输入、一个8位数据输出、一个full输出和一个empty输出。模块中使用深度为16的8位同步FIFO存储器实现。其基本原理是使用两个指针head和tail来跟踪队列中的元素。在写入时，首先将数据存储在mem[head]中，并将head指针向前移动一位。如果head等于DEPTH，则重置为0，以便在环形缓冲区中循环。在读取时，首先将mem[tail]中的数据放入data_out中，并将tail指针向前移动一位。如果tail等于DEPTH，则重置为0，以便在环形缓冲区中循环。在写入过程中，如果head等于tail，则表示FIFO已满。在读取过程中，如果tail等于head，则表示FIFO已空。