quartus和vivado查看是否生成状态机

泼墨染笛香

于 2025-03-07 22:55:49 发布

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文章标签： fpga开发 fpga

本文链接：https://blog.csdn.net/weixin_44714064/article/details/146106945

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一、quartus

运行“Start Analysis & Elaboration”后，点开Compile Design - Analysis Synthesis - Netlist Viewers。

1）在RTL Viewer中出现一个黄色的模块，放大后可以看到模块名为state，且模块的接口中包括我们定义的状态。

2）（此项不一定都有）

在State Machine Viewer中，出现状态机表格，内容包括：源状态、目标状态和跳转条件。

二、vivado

运行SYNTHESIS后，注意只运行RTL ANALYSIS还不行。找到工程下.runs文件夹下的synth_1中的.vds文件，用文本编辑器打开后，搜索“FSM”，有如下内容：INFO: [Synth 8-802] inferred FSM for state register 'state_reg' in module 'xxx'。

（FSM是有限状态机Finite State Machine的简写）

欢迎补充其他查看方式，共同进步！