Static Timing Analysis
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学习笔记
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静态时序分析 第七章 配置STA环境
大部分数字设计是同步的,从上一个时钟周期计算得到的数据在有效时钟沿被锁存在触发器中,请思考图7-1所示的典型同步设计。假设待分析设计和其他同步设计交互。这意味着DUA收到受时钟约束的触发器的数据,并把数据输出给DUA之外的另一个受时钟约束的触发器。为了对设计进行STA,需要给触发器指定时钟,需要给所有到该设计的路径和离开该设计的路径进行时序约束。图7-1中的例子假设只有1个时钟,且C1、C2、C3、C4以及C5代表组合逻辑块。组合逻辑块C1和C5在要分析的设计之外。原创 2023-04-05 15:14:26 · 853 阅读 · 1 评论 -
静态时序分析 第六章 串扰和噪声
噪声指的是不希望有的,或者非故意的干扰芯片正确运行的影响。在纳米技术中,噪声可以影响器件的功能和时序。为什么会有噪声和信号完整性问题?下面的几个原因解释了为什么噪声在深亚微米工艺中有着重要影响。1)越来越多的金属层(Increasing number of metal layers):例如,0.25um或者0.3μm工艺有4层或者5层金属,而在65nm或者45nm工艺中,金属层数增长到10层或者更多。图4-1描述了多层金属互连线。2)原创 2022-11-09 19:26:00 · 2220 阅读 · 9 评论 -
静态时序分析 第五章 延迟计算
本章概述了和后的,以单元为基础的设计是如何进行延迟计算的。前几章重点介绍了和库函数。单元和互连线的建模技术被用来得到设计的时序。原创 2022-11-06 14:27:08 · 2735 阅读 · 0 评论 -
静态时序分析 第四章 互连寄生参数
本章概述了各种处理和表示互连寄生参数的技术,这些技术用来验证设计的时序。在数字设计中,一条线段(Wire)把标准单元或块(Block)的引脚连接起来,被称为线(Net)。一条线(Net)通常只有一个驱动,但是它可以驱动多个扇出单元或块(Block)。在之后,这条线(Net)可能经过芯片上的多层金属。不同的金属层可能有不同的电阻和电容值。对于等效电气表示,一条线通常分解为不同的,每个片段用等效寄生参数来表示。我们把当成片段的同义词,也就是说,它是线在特定金属层的一部分。原创 2022-11-04 10:16:56 · 2101 阅读 · 0 评论 -
静态时序分析 第三章 标准单元库
和温度、电压这些物理量不同,工艺不是一个可以计量的变量。它可以是缓慢(Slow)、典型(Typical)或者快速(Fast)工艺之一,它的存在是为了数字化表征或验证。所以,工艺值为1.0(或者其他值)代表什么?答案如下:库文件的特征化是非常耗时的,对各种工艺角进行特征化可能需要数周的时间。这个工艺变量的设置允许在特定工艺角下特征化的库文件,可以在不同的工艺角下计算时序。工艺的k系数可以从特征化的工艺到目标工艺进行延迟减免。像之前提到的,减免系数会在时序计算中引入误差。跨工艺的减免尤其不准确,所以很少使用。原创 2022-11-03 14:42:55 · 6007 阅读 · 3 评论 -
静态时序分析 第二章 STA概念
本章介绍了CMOS技术的基础知识以及进行STA所涉及的术语。 MOS晶体管和)的物理实现如图2-1所示。源极(Source)和漏极(Drain)之间的距离就是MOS晶体管的长度。用来制造MOS晶体管的最小长度通常就是CMOS技术工艺的最小特征尺寸。举例来说,0.25um工艺允许MOS晶体管有0.25μm或者更大的沟道长度。通过缩小沟道的尺寸,晶体管的尺寸会变小,这样在一定区域内就可以封装更多的晶体管。正如我们将在本章中看到的,更小的尺寸也会让设计在更高的速度上运行。 CMOS 逻辑门 是用NMO原创 2022-10-21 11:20:15 · 1630 阅读 · 0 评论 -
静态时序时序分析-前言(Preface)
时序,时序,时序!这是负责设计半导体芯片的数字设计工程师的主要关注点。它是什么,它是如何被描述的,以及如何验证(Verify)它?大型数字设计的设计团队可能会花费数月的时间来设计架构,进行迭代,以达到要求的时序目标。除了功能验证之外,时序收敛也是一个重要的里程碑,它决定了何时可以在半导体代工厂进行芯片制造(fabrication)。本书介绍了使用静态时序分析进行纳米级设计的时序验证。本书的内容来源于我们在复杂纳米级芯片时序验证方面多年的工作经验。原创 2022-10-18 13:59:51 · 563 阅读 · 0 评论 -
静态时序分析 第一章 引言(Introduction)
本章概述了纳米设计的静态时序分析过程。本章讨论了以下问题:什么是静态时序分析,噪声和串扰的影响是什么,这些分析是如何使用的,以及这些分析在整个设计过程的哪个阶段(phase)适用。在半导体器件中,金属互连迹线通常用于在电路的各个部分之间建立连接以实现设计。随着工艺技术的缩小,这些互连痕迹已知会影响设计的性能。 对于深亚微米或纳米工艺技术[1],互连中的耦合会引起噪声和串扰——其中任何一种都会限制设计的运行速度。虽然噪声和耦合效应在老一代技术中可以忽略不计,但它们在纳米技术中发挥着重要作用。因此,物理设计应考原创 2022-06-15 13:16:47 · 1070 阅读 · 1 评论