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笔记
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Chapter 10 Completing Port Constraints---输入输出端口约束(input transition&output load---not ideal)
*最小电阻意味着更高的驱动能力,具有更快的过渡速度,因此最小电阻用于保持分析。**类似地,最大电阻用于建立分析。如果没有使用-min或者-max限定符,那么指定的值用于建立分析也用于保持分析。在设计早期,不知道驱动器的实际细节,所有模块都自底向上构建。-rise或者-fall用于指定驱动(实际上是驱动器的电阻)信号上升还是下降。当不使用-rise和-fall时,指定值适用于上升输入和下降输入。通常,使用set_drive指定输入slew是一种不太常用的方法。原创 2023-07-25 14:39:00 · 365 阅读 · 1 评论 -
Chapter 9 Port Delays (端口延迟)set input/output delay
这可以认为是下面的情况,O1是假定触发器的输入,它保持要求是“-3ns”,注意负值符号。类似地,假如信号到达I1处的最迟时间是5ns,通过组合云C1的最大延迟是6ns,那么信号到达触发器F1的最迟有效时间是11ns。回顾图9.1中的电路,**假设信号在I1处的最早有效时间是3ns,**通过组合云C1的最小延迟是4ns,那么信号到达触发器F1的最早有效时间是7ns。只要考虑了在O1处的信号输出要求时间,那么延迟在C2、C3、F2的建立时间和互连线之间是如何分配的就不重要了。从F1到F3的路径上,需要指定。原创 2023-07-25 11:03:39 · 513 阅读 · 0 评论 -
Chapter 8 Other Clock Characteristics
如果设计者想针对不同的上升沿和下降沿分别建立不确定度,则可利用-rise_from、-fall_from、-rise_to、-fall_to这些选项.在这些选项之前用户可利用-rise和-fall进行设定。建立要包括两个时钟的抖动和偏斜。不像内部时钟,这种情况中两个时钟的抖动和偏斜都需要考虑保持,因为发射和捕获时钟都有自己的偏斜和抖动。**时钟偏斜存在于相同时钟(内部时钟)或不同(通常是同步的)时钟(交互时钟)之间的不同点上。-rise选项用于提供时钟上升沿的过渡时间,-fall用于提供下降沿的过渡时间。原创 2023-07-24 16:56:36 · 281 阅读 · 1 评论 -
Chapter 7 Clock Groups(时钟组)
选项-logically_exclusive、-physically_exclusive和-asynchronous是互斥的。原创 2023-07-24 15:45:28 · 426 阅读 · 0 评论 -
Chapter 6 Generated Clocks---生成时钟
设定生成时钟的源引脚可利用-source选项。这个选项可以指明生成时钟是由哪个主时钟的源引脚派生的。例如,在图6.1中,生成时钟定义为LSB和MSB,生成时钟的源信号则定义为CLK。建议理解源对象和生成时钟源之间的区别(difference between a source object and the source of the generated clock)源对象指的是生成时钟(或者时钟)设定在哪个位置,而生成时钟源指的是哪个是获得生成时钟的参考信号。原创 2023-07-24 14:46:51 · 1015 阅读 · 0 评论 -
Chapter5 --Clocks(时钟及虚拟时钟)
SDC时钟及虚拟时钟定义原创 2023-07-24 11:52:02 · 236 阅读 · 0 评论 -
4. SDC综述
一些约束可能属于多个类别。原创 2023-07-24 11:10:51 · 182 阅读 · 0 评论 -
4.SDC---TCL基础知识
这段语句将在变量allgates中存储以下值"NAND AND NOR OR XNOR XOR"。可以看到,这个遍历程序可以让来自不同列表的项目混合在一起。将给出一个错误,指示无法处理参数。错误信息为:cannot find a channel named ‘Hello’原创 2023-07-24 10:53:07 · 175 阅读 · 0 评论