逻辑综合&DC LAB FLOW
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学习笔记
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人间至味是清欢!
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DC LAB7 & DC综合约束文件编写
DC LAB7 flow原创 2023-06-08 18:47:28 · 1018 阅读 · 0 评论 -
DC LAB8 & SDC约束 & 四种时序路径分析
2.读入设计5.1.1 set_input_delay 用法5.2.2 设置后再去report_timing -group vclk -significant_digits 4两个寄存器间的Tcq+Tcomb = 9.5943,单周期检查太严格,故设置多周期检查,setup在第二个周期在检查6.1.1 设置完setup,多周期再检查reg2reg( to )的setup由于只设置了setup,所以这里检查setup的 comb max delay是没有问题的但是检查hold,就原创 2023-06-09 16:18:18 · 3048 阅读 · 1 评论 -
DC LAB5
DC LAB5 flow原创 2023-06-08 14:36:27 · 755 阅读 · 0 评论 -
DC LAB4
文章目录Target1.set environmental attributes1.1 set input port attribute (remove clk)1.2 set output port attribute1.3 operation_condition2. Check MY_DESIGN.con Syntx(检查约束文件tcl语法)3. 启动DC 读入设计3.1 dc_shell-t -64bit -topo3.2 read_file -format verilog (这种方法读入设计原创 2023-06-07 18:25:46 · 660 阅读 · 0 评论 -
DC LAB3
DC LAB 3 flow原创 2023-06-07 17:03:17 · 1209 阅读 · 1 评论 -
DC LAB1 FLOW及问题记录
DC LAB1 flow原创 2023-06-07 13:45:24 · 1475 阅读 · 1 评论