关于DDR3 IP 的配置和基本代码参考大神:
孤独的单刀:
https://wuzhikai.blog.csdn.net/article/details/121841813
上述配置是基于一片DDR3芯片的,而我手中的板子是2片DDR3芯片,而且配置IP核时也只能导入基于自己板子的XDC文件,所以需要做一些修改。
这里只介绍本人例程文档与大神的主要不同之处。
1、首先是配置IP核,可以根据自己的例程来配置MIG,IP核。
其中
本人的例程配置的是:USE Sysstem Clk
在使用大神的代码时,需要更改,将报错的声明注释即可,或者更改配置与大神的一致。
2.其次,就是对2片DDR3的例化。
例化之前,需要对ddr3_rw_top中的信号位宽进行更改。具体可以参考官方给的例程,计算自己的位宽,如下:
然后再例化两次DDR3芯片,即可拉高init_calib_complete信号线:
Xilinx DDR3 IP核调试
于 2023-03-21 09:30:37 首次发布
文章介绍了在拥有两片DDR3芯片的板子上配置DDR3IP的过程。与原有单片DDR3配置不同,需要修改USESystemClk设置,并调整ddr3_rw_top中的信号位宽以匹配板载的DDR3芯片数量。参考官方例程计算位宽后,对DDR3进行两次例化并初始化完成信号。
摘要由CSDN通过智能技术生成