ZYNQ7000学习（十一）VIVADO下的逻辑仿真试验

视频十一：VIVADO下的逻辑仿真试验

1.首先建立硬件约束文件：

设计代码：（在右边编辑）

module decoder38(
    input [2:0] SW,
    output [7:0]LED
    );
    
  assign LED  =  1  <<  SW ;
  
endmodule
片

再加约束：

这个里面增加约束（约束文件以前有）；
再增加基定 文件
在上面图的sim_1右击增加

module decoder38_top ;  

reg [2:0] sw;
wire [7:0] led ;

initial begin 
     sw = 0 ;
#100 sw = 1 ;
#100 sw = 2 ;
#100 sw = 3 ;
#100 sw = 4 ;
#100 sw = 5 ;
#100 sw = 6 ;
#100 sw = 7 ;
#100 ;
$stop ; 
end 

 decoder38  U1 (
    .SW ( sw ),
    .LED( led )
    );
    
endmodule

可以查看两个原理图：

以下四个仿真分别有着不同的含义：

1.第一个的意思是：行为仿真：硬件描述语言的仿真，没有延迟的仿真
2.综合后的功能仿真，把你的rtl翻译成可以实现的基本单元的仿真，没有延迟的仿真
3.是加上延迟，一个器件的延迟
4.综合之后进行了修改的仿真
5.实现后的时序仿真，加上了全面的延时（主要看第一个和第五个）

点击第一个可以看到波形图；

点击第五个：也可以看到
然后进行下载：（右键program device）
视