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RSS订阅原创 HDLBits Day5 Bcdadd100变量下标中有变量的情况
1.关于例化程序段执行顺序的问题 generate for(i=1;i<=100;i=i+1) begin : gen bcd_fadd qq ( .a(a[(i*4-4)+:4]), .b(b[(i*4-4)+:4]), ...
2020-04-30 10:49:44
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转载 FPGA设计中关于复位的问题
转自公众号：达尔闻https://mp.weixin.qq.com/s?__biz=Mzg5MDIwNjIwMA==&mid=2247486602&idx=1&sn=24b08ceaea977611f7ded99082de8f3b&chksm=cfe16e1df896e70b506da4bb1e6f93bfd961fb06aee2c860e003865cebd20...
2020-04-28 20:25:44
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原创 FPGA工程五个级别
系统级：整个系统的描述，只管系统输入输出，黑盒子模型行为级：黑盒子内具体算法rtl级：数学算法物理实现，指出要用到哪些寄存器，是怎样相连的门级：与门、非门…逻辑门级别的描述开关级...
2020-04-27 11:48:55
744
原创 信道编码
1.线性分组码SNR＝S/N＝（EbRb）/（NoW）＝（Eb/No）* （Rb/W）。Eb的单位是J,定义是接收端的平均比特能量，N0的单位是W/Hz(J)，也是在接收端定义的平均功率谱密度。S和N的单位是W。简单的换算，是(Eb/N0)=(S/N)/f，其中f是系统的频谱效率（Gp=WPR处理增益的倒数），这个值是与编码、调制方式有关的，比如1/2的编码，16QAM，f=1/2*4=...
2020-04-26 20:50:55
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原创 quartus写一个verilog的DDS 或叫做NCO，modelsim仿真
先上代码module Carrier_NCO( clock, reset, f_carrier_nco, //载波NCO频率控制字 cos_I, //余弦输出 sin_Q //正弦输出);parameter CARR_NCO_WIDTH = 8; //载波NCO累加位数input clock;input r...
2020-04-25 11:29:10
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转载 verilog 按键消抖
按键结果：按键一次，标志位置为１一次。问题：抖动方案：在按下阶段计时，当按下时间大于规定时间时，记为一次按键。一般情况下，我们从按下按键到松开基本需要大于几十毫秒的时间，系统时钟的周期处于纳秒级，因此我们按下一次按键会被大于十万个时钟的上升沿采集到，然而我们希望的是按下一次按键只被一次上升沿采集到，不然会被认为按了多次按键，所以我们需要对我们的按键进行处理。假设按键在没被按下时为高电平，被按...
2020-04-24 08:42:56
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转载 异步复位同步释放 打两拍
文章目录1. 异步复位2. 同步复位3. 异步复位同步释放今天好好理一理异步复位，同步复位，以及亚稳态中的异步复位同步释放。1....
2020-04-22 19:17:23
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原创 HDLbits day4
1.verilog中比较大小只能用a>b和a<b,满足则表达式逻辑为1，反之为0。不能用（a-b），因为结果不管是正数还是负数，逻辑都判为1.
2020-04-21 19:27:01
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原创 FPGA之状态机--基于D触发器的时序逻辑基本类型
Verilog HDL 的语句块都是并行执行的， 但是在很多情况下，我们希望执行按照顺序的方式进行，而状态机就可以很好的实现顺序执行。状态机组成要素：状态、初态、转移条件、输入符号集、输出符号集状态机工作要素：现态、次态（下一状态）、输入、输出有限状态机（Finite State Machine， FSM） 又简称为状态机， 是我们用Verilog HDL 描述数字电路的重要组成方式。状态机...
2020-04-20 19:54:26
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原创 关于quartus ii / ise / vivado 联合 modelsim 仿真的一些问题
一.quartus联合modelsim1.编译仿真库。报错就报错吧。可不用管。2.将编译好的仿真库中的modelsim.ini文件中的图中内容复制到modeltech64_10.4路径下的modelsim,ini对应部分。这一步的作用是在Modelsim SE中映射相应的器件库。不要忘记更改modeltech64_10.4路径下的modelsim,ini的只读属性，改完后再改过来。把以上...
2020-04-18 21:47:01
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转载 windows下用户变量和系统变量
这些变量就像宏定义一样。加入、改变变量的常见原因是为您希望在程序(脚本)中使用的变量提供所需的数据。区别：系统环境变对全部用户起作用，而用户环境变量仅仅对当前用户起作用。作用： 程序(脚本)中使用的变量提供所需的数据...
2020-04-18 16:32:09
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原创 基带传输与频带传输
1.基带传输与频带传输计算机到监视器、打印机等外设的信号就是基带传输的。大多数的局域网使用基带传输，如以太网、令牌环网。基带传输相较于频带传输传输距离近。2.单工、半双工、双工单工数据传输只支持数据在一个方向上传输；在同一时间只有一方能接受或发送信息，不能实现双向通信，举例：电视，广播。半双工数据传输允许数据在两个方向上传输,但是,在某一时刻,只允许数据在一个方向上传输,它实际上是一种切...
2020-04-17 22:03:06
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转载 补码原理——负数为什么要用补码表示
转自：https://blog.csdn.net/leonliu06/article/details/78685197 我们都知道负数在计算机中是以补码（忘了补码定义的戳这里）表示的，那为什么呢？本文尝试了解补码的原理，而要想理解它，首先得理解算术中“模”的概念。所以首先看一下什么是模，然后通过一个小例子来理解补码。1 模（Modulo）1.1 什么是模数 In mathematic...
2020-04-17 18:41:55
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原创 HDLbits day3 casez 三态
问题1.if一般结构，不需要endifalways @(*) begin if (condition) begin out = x; end else begin out = y; endend问题2.case一般结构，需要endcasealways @(*) begin // This is a combinati...
2020-04-17 11:11:32
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原创 HDLbits day2 一位全加器逻辑表达式原理 FPGA关于仿真
问题1：一位全加器assign sum = a ^ b ^ cin;assign cout = a&b | a&cin | b&cin;一位全加器，sum为输入加进位位异或（即1的个数为奇数时，sum==1);cout为a&b&cin;即三个输入是1时为1，上面代码里写法是为了保证输入延迟一样。不过现在FPGA基本是四输入查找表，所以直接a&...
2020-04-16 09:06:18
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原创 HDLbits day1
module aa(output [2:0] a,output [2:0] c);//wire [2:0] a, c; // Two vectorsassign a = 3'b101; // a = 101assign b = a; // b = 1 implicitly-created wireassign c = b; // c = 001 <...
2020-04-15 16:29:55
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原创 关于initial是否可以综合的问题
1.在quartus或者ise中用下面这种简单的initial初始化，是不会报错的。module a(out);output reg out;initial begin out = 1'b1;endendmodule2.但是在initial块中给wire赋值是会报错的module a(out);output wire out;initial begin out = 1'b...
2020-04-15 09:49:46
6321
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转载 C指针 取地址符& 取值符*
int *MFSS_Pointer;#define FPGA_ADDR 0x0a0000000//CE2 MFSS_Pointer = (int*)(FPGA_ADDR+4*i); *MFSS_Pointer = (data_q<<16)+data_i;第一行定义一个指针，名字是MFSS_Pointer第二行宏定义，“#”表示这是一条预处理命令，...
2020-04-13 07:29:47
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原创 《资本论》摘抄
0.0 前言就像狼的本性凝固在血液中一样，资本主义的掠夺制度就是资本主义的生命本质。不管科学技术怎样进步，物质财富怎么丰富，资本主7义的本质不可更改。劳动人民只能像机器一般贱价卖给资本家，所得却不及生产价值之半，在法律上、经济上完全没有自卫的能力。但这一切并不是资本家的无情，而是资本主义的罪恶！《资本论》的核心内容即剩余价值。而只有握有较大量的资本和劳动力，资本主义生产的剩余价值才能得以实现。...
2020-04-12 12:35:46
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原创 IQ两路
之前经常在一些通信系统的代码里看到发射信号载波有时候是coswt,有时候是ejwt{{\rm{e}}^{jwt}}ejwt,例如：% if carrier ifcarrier = cos(2*pi*system.IF/system.fs*(0:N-1));for ii=1:Mdata_tx_fd(ii)=data_tx(ii).*exp(-1i*(2*pi*(dw+fa*ii/42...
2020-04-11 20:47:25
1838
原创 对负频率的一些认识
之前经常在一些通信系统的代码里看到发射信号载波有时候是coswt,有时候是ejwt{{\rm{e}}^{jwt}}ejwt,例如：% if carrier ifcarrier = cos(2*pi*system.IF/system.fs*(0:N-1));for ii=1:Mdata_tx_fd(ii)=data_tx(ii).*exp(-1i*(2*pi*(dw+fa*ii/42...
2020-04-11 17:24:28
1893
原创 dsp cmd文件、大小端问题 .out文件 cmd文件 调试器设置
在DSP系统中，存在大量的、各式各样的存储器，CMD文件所描述的，就是开发工程师对物理存储器的管理、分配和使用情况。CMD 文件就是在编译源程序、 生成机器码的过程中，发挥作用的，它作为用户的命令或要求，交给开发环境（编译器） 去执行：就这么分配！CMD 文件包含两大内容，首先就是存储器的资源清单，或者说，系统中（电路板上）可用的存储器资源...
2020-04-10 21:12:28
2659
原创 GPS时间以及周内秒
s世界时UT是以地球自转为基础的时间系统，由于不恒定的自转速度、极移等，是一个非恒定均匀的时间系统。原子时以能级跃迁的辐射电磁波频率为基础。是均匀时间系统。协调世界时，上述二者的折中。一方面以严格原子时精确秒长为基础，另一方面以闰秒的形式接近世界时，二者之差不大于0.9s.GPS时间原点规定：GPS的零时刻与协调时的1986年1月6日零时相一致。这一刻协调时落后原子时19s.从此，GPS时间...
2020-04-10 18:25:39
9483
转载 obj lib
作者：家庭科技谱链接：https://www.zhihu.com/question/20783462/answer/141924734来源：知乎著作权归作者所有。商业转载请联系作者获得授权，非商业转载请注明出处。各路大神回答的都很清楚了，我也说下我的理解，描述上不一定严谨，只是阐述一下意思：1. 先说下编译。假设你已经写好了一大堆的.c文件和.h文件，下面开始编译了，此时跟连接、.lib文...
2020-04-10 16:58:03
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转载 verilog generate 生成语句
1always块中if的条件内的量可以是变量，也可以是常量parameter（1）是输入变量时,那么综合出来会有一个选择器module QQ(a,b,c,clk);input a,b,clk;parameter d=1;output reg c;always@(posedge clk)if(a==1) c=a+b;else c=b;endmodule(2)是常量时，会直...
2020-04-09 09:06:09
6251
1
原创 verilog最最基本的知识 reg wire
1.输出寄存器reg类型module QQ(a,b,c,clk);input a,b,clk;output reg c;always@(posedge clk) c=a+b;endmodule 可以看到输出c有一个寄存器驱动2.输出寄存器类型，但没有触发条件时，软件会自动将触发器综合掉module QQ(a,b,c,clk);input a,b,clk;output...
2020-04-09 08:33:39
4112
原创 卫星信号传输时间的matlab实验计算
%travelTime可以认为是从接收信号文件开始到接收到的第一个子帧（+ + settings.navSolPeriod * (currMeasNr-1)）开始经过的时间数（毫秒数）%travelTime约等于msOfTheSignal，比msOfTheSignal更精确end%--- Truncate the travelTime and compute pseudoranges --...
2020-04-08 07:48:20
1122
转载 FPGA内部硬件资源介绍
FPGA内部有很多可供用户任意配置的资源，其中包括：可编程逻辑、可编程I/O、互连线、IP核等。FPGA(型号EP2C70F672C8）芯片模型如下资源未使用时:资源使用后（quartus ii 工程全编译compilation后）（1）首先，第一个资源，逻辑阵列块（Logic Array Block，LAB）：每个LAB由16个逻辑单元LE（Logic Element）组成。一个逻辑...
2020-04-03 11:18:55
6142
转载 竞争-冒险
在组合逻辑电路中我们将门电路两个输入信号同时向相反的逻辑电平跳变(一个从1变为0，另一个从0变为1)的现象称为竞争。由于竞争而在电路输出端可能产生尖峰脉冲的现象就称为竞争-冒险。通俗的理解就是组合逻辑电路中会在两个输入变化的地方产生干扰即毛刺，电路中的毛刺是我们不希望产生的，会使我们设计的电路产生不稳定因素，非常危险。...
2020-04-03 08:50:09
5452
am语音信号调制解调的simulink仿真
2020-08-08
Mathpix Snipping Tool.7z
2020-01-06
AD9361_CS_Installer_v211.7z
2019-12-23
dcontrol 用来关闭antimalware service executable，防止其占用过多cpu资源
2022-05-02
均衡 盲均衡 CMA verilog 没使用IP核 quartus ise vivado 都可以打开
2021-11-27
fpga dds nco.7z
2020-04-29
matlab图中图.7z
2020-03-20
uiso9_cn.7z
2020-03-08
GPS接收机捕获跟踪解调.7z
2020-02-10
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