Quartus Prime Lite Edition 使用教程（创建项目与仿真）（mux21a）

最新推荐文章于 2025-03-04 11:28:33 发布
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分类专栏： 计算机组成原理 文章标签： vhdl 芯片
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本文详细介绍了使用Quartus Prime Lite Edition进行VHDL项目创建的步骤，包括新建项目、编写VHDL代码、查看RTL图以及仿真过程，最终通过仿真验证设计的正确性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

目录：

Quartus Prime Lite Edition 安装好，打开之后。

1、创建 Project

File->New 如下图：选 New Quartus Prime Project

OK 之后：

可以自己改名，然后就 Finish

之后就如下图：

2、创建 VHDL

File->New 如下图：

OK 之后如下图：

写入代码如下：

编译时需要保存，按提示点击确认即可。

编译成功：

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本文所述操作方法是本人自己实际操作的具体执行步骤总结，部分内容复制自别人的文档。仅对初学者有用。
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1，到官方网站上下载Quartus Prime 20.1 Lite版本，该版本免费，无需授权。其中2是主文件，必须要下。3是modelsim，可以方便的进行仿真，已经安装了仿真工具的可以不下。4是器件库，按照需要下载。 2，下载完毕后有三个文件。 ModelSimSetup-20.1.1.720-windows QuartusLiteSetup-20.1.1.720-windows cyclone-20.1.1.720.qdz 双击QuartusLiteSetup-20.1.1.720-.
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Quartus Prime 原理图输入以及仿真流程 1、 使用 Quartus Prime（18.1）新建工程，路径不要有中文以及空格！ 2、 仿真工具选择“None” 3、 新建 BSF/BDF 文件 4、 选择器件 5、选择输入输出端口 6、选择连接线，根据需要自行选择，第一个是器件连接线，第二个是总线，第三个是正交管道线，其他的自行探索 7、完成自己的设计并保存， 路径直接放到工程所在路径 8、创建 VWF 波形文件 进来是空白页面 添加需要仿真的信号 9、设置波形信号，先选中
解决Quartus Prime 20.1 Lite Edition不能仿真的问题
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安装时默认安装，不要安装最后一个ModelSim（付费组件，会导致免费的ModelSim Starter不可用，一般说不能仿真的大多是这个问题），Lite版本可以编译仿真10000行以下代码，已经够用了。 Quartus Prime Lite 20.1 下载链接：https://download.altera.com/akdlm/software/acdsinst/20.1std/711/ib_tar/Quartus-lite-20.1.0.711-windows.tar 今晚第三篇了，发博客也挺爽的。2
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1.准备 1.安装好Quartus Prime19 lite，不会安装可看教程Quartus Prime 19.1版本精简版下载安装教程 2.cyclonev-19.1.0.670组件包,访问组件包下载及安装 2.新建工程     ①启动后会呈现 Quartus Prime Lite 19.1 的开始视窗    该窗口分成几个部分，分别为: 工作区、设计项目层次显示区、信息提示窗口、任务区等。     ②
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Quartus®软件是一款由英特尔公司开发的可编程逻辑器件设计软件。其不同版本包括：Quartus® Prime Pro Edition：这是英特尔公司最新发布的版本，提供了完整的FPGA、SoC和ASIC设计流程支持。Quartus® Prime Standard Edition：这是一个全面的FPGA和SoC设计解决方案，包括设计和验证工具链。Quartus® Prime Lite Edition：这是一个免费的版本，提供了基本的FPGA和SoC设计功能。
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Quartus Prime Lite Edition 设计多位二进制全加器
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Quartus Prime Lite Edition是一款由Intel公司提供的免费版FPGA设计工具，它主要用于高级逻辑综合和基于Verilog或VHDL的硬件描述语言(HDL)的设计。对于设计多位二进制全加器，你可以按照以下步骤操作： 1. **设置新项目**：打开Quartus Prime，创建一个新的项目，并选择适合你的目标平台。 2. **设计模块**：在Verilog或VHDL环境中，开始编写全加器模块的代码。一个典型的全加器会接收两个输入（A、B）和一个进位输入(Cin)，并生成一个和输出(S)以及一个新的进位输出(Cout)。 ```vhdl entity full_adder is Port ( A : in std_logic; B : in std_logic; Cin : in std_logic; S : out std_logic; Cout : out std_logic); end entity full_adder; architecture Behavioral of full_adder is begin S <= A xor B xor Cin; -- 和门逻辑 Cout <= (A and B) or (A and Cin) or (B and Cin); -- 进位门逻辑 end Behavioral; ``` 3. **阵列和连接**：如果你需要设计多位的全加器，可以将单个全加器实例化并用串行或并行的方式链接起来，形成一个多位加法器。 4. **验证**：在设计完成后，使用Quartus Prime的仿真功能检查逻辑是否正确，确认输入输出的行为符合预期。 5. **下载到FPGA**：如果满意设计结果，你可以将逻辑编译并下载到实际的FPGA芯片上进行测试。
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