Quartus Prime Lite Edition 设计1位二进制全加器（f_adder）

1、实验目标

通过本实验，掌握使用VHDL硬件描述语言设计一个1位二进制全加器，做出仿真波形。

注意：
创建项目、文件的具体操作细节可参考以下文章：
Quartus Prime Lite Edition 使用教程（创建项目与仿真）

2、创建 Project

f_adder 项目创建成功。

3、创建 VHDL 文件

全加器由两个半加器和一个或门连接而成，

所以就需要先设计好半加器和或门，然后全加器来调用半加器和或门就可以了。

①创建半加器 h_adder.vhd 文件

写入如下代码：

LIBRARY  IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY h_adder IS
  PORT ( a, b  : IN STD_LOGIC;
        co, so : OUT STD_LOGIC);
END ENTITY  h_adder;

ARCHITECTURE