# Quartusll采用IF设计二选一数据选择器及仿真

Quartusll采用IF设计二选一数据选择器及仿真

软件Quartusll9.1

没有软件的小可爱先来领取资源哈~~（9版本以后就不自带仿真）
链接：https://pan.baidu.com/s/1sn4KE9R2yol3HN7FJHgqAA
提取码：kpus

代码

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY lab1 IS
PORT(A,B,C: IN STD_LOGIC;
Y: OUT STD_LOGIC);
END ENTITY lab1;
ARCHITECTURE ART OF lab1 IS
BEGIN
PROCESS(A,B,C) IS
VARIABLE N: BOOLEAN;
BEGIN
IF C=‘1’ THEN Y<=A;
ELSE Y<=B;
END IF;
END PROCESS;
END ARCHITECTURE ART;

步骤

1.0新建文件VHDL文件

1.1点击OK并保存文件

2.0编写代码 （注意：文件名称要与代码中的声明一样，如下，ENTITY 文件名 IS）

3.0运行

3.1运行成功（当不成功时，双击提醒错误行可查看调试，直至成功）

4.0 时序仿真

4.1 运行仿真

4.2 时序仿真结果

5.0 功能仿真

5.1功能仿真结果

5.2 RTLTU图（Tools>NetList Viewers>RTL Viewer）

ps:细心的小伙伴可能发现时序仿真和功能仿真的预期结果不一样，那是因为时序仿真是模拟的真实电路，考虑到了器件的延时等情况。这里是时序仿真和功能仿真的区别，想要深入了解的不妨百度一哈。