基础RTL代码
CDC Clock_Div RAM FIFO Glotch_free 等代码
Jealky
流界。
展开
-
RGB_TO_YUV
RGB_TO_YUV原创 2022-08-27 20:21:22 · 273 阅读 · 0 评论 -
异步复位同步释放
module rst_syn( clk, rst_n_i, rst_n_o );input clk;input rst_n_i;output rst_n_o;reg rst_n_o_r;reg rst_n_o;always@(posedge clk or negedge rst_n_i)begin if(!rst_n_i)begin rst_n_o_r <= 1'b0; rst_n_o <= 1.原创 2022-03-03 16:04:57 · 68 阅读 · 0 评论 -
pipeline.v【握手(valid打拍)/清除气泡】
module pipeline( clk, rst_n, valid_i, valid_o, ready_i, ready_o, data_i, data_o);input clk;input rst_n;input valid_i;input ready_i;input[7:0] data_i;output[7:0] data_o;output valid_o;output ready_o;.原创 2022-03-03 15:45:46 · 641 阅读 · 0 评论 -
伪双口RAM
module dual_ram#( parameter DATA_WIDTH = 8, parameter ADDR_WIDTH = 8, parameter MEM_DEPTH = 256 )( clk, rst_n, cs_n, write_en_a, write_en_b, read_en_a, read_en_b, addr_a, addr_b, din_a, din_b, dout_a, dout_b );inp.原创 2022-03-03 14:13:45 · 618 阅读 · 0 评论 -
单口RAM
module single_ram#( parameter )();endmodule原创 2022-03-03 13:04:29 · 270 阅读 · 0 评论 -
奇数分频
module odd_div( clk, rst_n, select_div, clk_out);input clk;input rst_n;input[3:0] select_div;output clk_out;reg[3:0] cnt;reg clk_out_r1, clk_out_r2;//------------------------------//计数器//-----------.原创 2022-03-02 16:25:14 · 59 阅读 · 0 评论 -
偶数分频
module even_div( clk, rst_n, select_div, clk_out);input clk;input rst_n;input[3:0] select_div;output clk_out;reg clk_out;reg[3:0] cnt;//-----------------------------//计数器//---------------------------a.原创 2022-03-02 16:10:59 · 70 阅读 · 0 评论 -
异步FIFO
module asyn_fifo#( parameter DATA_WIDTH = 8, parameter ADDR_WIDTH = 8, parameter MEM_DEPTH = 256)( clk_w, clk_r, rst_n, cs_n, write, din, dout, empty, full);input clk_w, clk_r;input rst_n;input cs_n;input write;input[D.原创 2022-03-02 15:58:19 · 67 阅读 · 0 评论 -
同步FIFO
module syn_fifo#( parameter DATA_WIDTH = 8, parameter ADDR_WIDTH = 8, parameter MEM_DEPTH = 256;)( clk, rst_n, cs_n, write, din, dout, empty, full);input clk;input rst_n;input cs_n;input write;input[DATA_WIDTH-1:0] .原创 2022-03-02 15:29:49 · 73 阅读 · 0 评论 -
无毛刺时钟切换
module glitch_free( clk1, clk2, rst_n, select, clk_out);input clk1;input clk2;input rst_n;input select;output clk_out;reg clk2_select_r1, clk2_select_r2;reg clk1_select_r1, clk1_select_r2;//-----------------------------.原创 2022-03-02 15:07:32 · 114 阅读 · 0 评论 -
单bit跨时钟域(快到慢)
module fast_to_slow( clk_fast, clk_slow, rst_n, din, dout);input clk_fast;input clk_slow;input rst_n;input din;output dout;reg pluse;reg pluse_r1;reg pluse_r2;reg pluse_r3;//-------------------------------------.原创 2022-03-02 14:48:16 · 280 阅读 · 0 评论 -
格雷码转换
module gray2bin #(parameter SIZE = 8)(input[SIZE-1 : 0] gray,output[SIZE-1 :0] bin);genvar i;genetatefor(i=0; i<SIZE; i=i+1)beginassign bin[i] = ^gray[SIZE-1:i];endendgenerateendmodulemodule bin2gray #(parameter SIZE = 8)原创 2021-12-29 17:08:26 · 86 阅读 · 0 评论 -
单bit跨时钟域(慢到快)
module slow_to_fast( clk_slow, clk_fast, rst_n, din, dout); input clk_slow; input clk_fast; input rst_n; input din; output dout; reg din_r1; reg din_r2; always@(posedge clk_fast or negedge rst_n).原创 2022-03-02 14:36:19 · 167 阅读 · 0 评论