SoC设计方法（二）：SoC设计与EDA工具—逻布局布线工具&物理验证及参数提取工具

一、布局布线与工具

SoC的布局布线，是指对构成集成电路的元器件（标准单元)及子模块的位置和相互连接进行合理规划，使最后得到的芯片具有较短的连线长度和较小的布局布线面积。

这样，在一个芯片上所能集成的器件个数增加了，并且可以提高成品率。此外，总的连线长度缩小，不仅使连线所引入的电阻和电容减小，也减小了电路的延迟，从而使芯片的性能得以提高。

主要的EDA公司都有相应的软件来实现自动布局布线。

1 EDA工具的布局布线流程

1.布局规划（Floorplan）

布局规划工具帮助设计者从宏观上根据模块的功能将各个模块放置在芯片相应的位置上，其本身具有一定的约束条件。

譬如，

• I/O模块必须放在芯片四周；
• 时钟管理单元用于输出各个模块的时钟，所以一般放置在中间；
• 片上内存及Cache由于会与Core频繁地进行数据交换，所以它们的位置也必须放置在Core（核心处理单元）的附近。

并且还要考虑到将来的布线空间。

2.布局、器件放置（Placement）

当模块宏观的位置确定后，就在相应的区域内放置标准单元级的电路。一个典型的放置标准单元后的版图，由于标准单元的长宽比都是非常具有规律的（整数倍），因此放置的标准单元区域都排列得非常整齐，并且在块与块之间留出了一些空间用于以后的布线。