Verilog硬件描述语言西安电子科技大学蔡觉平主讲 P8 语言设计思想和和可综合特性、组合电路设计课程笔记

Num One

于 2019-07-07 16:50:15 发布

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分类专栏： Verilog 文章标签： Verilog

本文链接：https://blog.csdn.net/weixin_45270982/article/details/94998456

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本文详细介绍了Verilog HDL在组合电路设计中的应用，强调了电路最小化、速度需求和功耗考虑。通过3裁判表决电路的例子，展示了使用真值表、逻辑代数、结构描述和抽象描述四种方法进行设计的过程。

摘要由CSDN通过智能技术生成

Verilog HDL组合电路设计
组合电路的特点是：电路中任意时刻的稳态输出仅仅取决于该时刻的输入，而与电路原来的状态无关。
组合电路的设计需要从以下几个方面考虑：
1.所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最简单，这样的电路称为“最小化”电路；
2.其次，为了满足速度需求，应使级数尽量少，以减少门电路的延迟，电路的功耗应尽可能的小，工作时稳定可靠；
描述组合逻辑电路有四种方式:结构描述，逻辑代数，真值表，抽象描述。
举例说明
例：设计一个3个裁判的表决电路，当两个或两个以上裁判同意时，判决器输出“1”，否则输出“0”。
方法一：真值表方式
真值表是对电路功能最直接和简单的描述方式。

module desingn(OUT,A,B,C);
output OUT;
input A,B,C;
reg OUT;

always@（A or B or C）
  case ({A,B,C})
    3’b000:OUT<=0;
    3’b001:OUT<=0; 
    3’b010:OUT<=0;
    3’b100:OUT<=0;
    3’b011:OUT<=1;
    3’b101:OUT<=1;
    3’b110:OUT<=1;
    3’b111:OUT<=1;
  endcase
  
endmodule

方法二：逻辑代数方式
将真值表用卡诺图表示，然后化简电路，得出逻辑函数表达式。