![](https://img-blog.csdnimg.cn/20201014180756925.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
笔记
Num One
IC Verifier
展开
-
嵌入式Linux开发(devmem、BL0、BL1、BL2)
一、devmemdevmem的方式是提供给驱动开发人员,在应用层能够侦测内存地址中的数据变化,以此来检测驱动中对内存或者相关配置的正确性验证。[用法]Usage: devmem ADDRESS [WIDTH [VALUE]]读取:在地址0x8000_0000读取32bit值(WIDTH默认等于32, 可选值为[8, 16, 32, 64])/dev # devmem 0x80000000 0x11111111读取:在地址0x80000000读取16bit值/dev # devmem 0x80原创 2022-04-12 08:35:59 · 1157 阅读 · 0 评论 -
verdi小技巧一
1、代码中查找信号在verdi界面输入/会弹出find string窗口,输入信号即可查询。原创 2022-04-09 17:03:36 · 730 阅读 · 0 评论 -
NI700笔记二 secure状态控制
ARM手册:Arm CoreLink NI-700 Network-on-Chip Interconnect Technical Reference ManualARM官网:https://developer.arm.com/documentation/101566/r2p1/?lang=en1、ASNI_SECR_ACCSecure access register[0] non_secure_access_override Non‑secure access override:0 Disab原创 2022-04-09 11:44:50 · 914 阅读 · 0 评论 -
ACE5-LITE stash trans
ARM手册:Arm® System Memory Management Unit Architecture SpecificationSMMU architecture version 3ARM官网:https://developer.arm.com/documentation/ihi0070/db/?lang=enWriteUniquePtlStash:awsnoop=0b1000,awdomain=0b01/0b10,awcache[1]=0b1。1、smmu global bypass(f原创 2022-04-08 23:31:30 · 574 阅读 · 0 评论 -
CHI和ACE5-LITE的stash问题
1、ACE5-LITEstashnideden stashlpideden permitted behavior0 0 WriteUniqueStash or StashOnce以外的所有trans1 0 WriteUniqueStash or StashOnce,stash target只有physical intf0 1 WriteUn原创 2022-03-30 11:05:42 · 1008 阅读 · 0 评论 -
CHI的Memattr&Order&RSP
1、Memattr[0]: Early Write Acknowledge bit. Specifies the Early Write Acknowledge status for the transaction:0 Early Write Acknowledge not permitted.1 Early Write Acknowledge permitted.[1]:Device bit. Indicates if the memory type associated with the tran原创 2022-03-29 00:20:17 · 489 阅读 · 0 评论 -
Linux重定向符 >
1、terminal内直接在命令后加如下命令将终端打印输出到指定文件ls > debug.log原创 2022-03-22 08:49:11 · 256 阅读 · 0 评论 -
AXI中的wrap burst
协议:AMBA® AXI and ACE Protocol Specification ISSUE H.cAXI has the following rules governing the use of bursts:• For wrapping bursts, the burst length must be 2, 4, 8, or 16.• A burst must not cross a 4KB address boundary.• Early termination of bursts is原创 2022-03-10 23:39:01 · 1788 阅读 · 1 评论 -
ACE中Untranslated_Transactions,SMMU相关信号
AMBA® AXI and ACE Protocol Specification H.c一、信号含义Axmmusecsid:[0:0] Secure Stream Identifier for a write\read transaction. sid的S和NS是分开的,两套。Axmmusid:[SID_WIDTH-1:0] Stream Identifier for a write\read transaction.Axmmussid:[SSID_WIDTH-1:0] Substream Iden原创 2022-02-24 23:37:30 · 658 阅读 · 0 评论 -
resp在ACE和CHI中的转换
1、正确响应1.1、OkayOkay—>Normal Okay;B/RESP=0—>RSPRESPERR=0,DATRESPERR=0,POISON=0;1.2、EX OkayB/RESP=1;不存在下游返回独占响应;CI的实现独占传输会在HNI终结,不会像下游传播。HNP不支持独占访问。2、错误响应2.1、DECERRDECERR—>Non-data Error;B/RESP=3—>RSPRESPERR=0,DATRESPERR=3,POISON=0;2.2、原创 2022-02-24 22:39:49 · 629 阅读 · 0 评论 -
cdn axi时序控制
==user guide:axi vip user guidehttps://support.cadence.com ==1、AddreDelayAddreDelay=n,slave收到axvalid后,delay n个cycle后拉高axready。2、BreadyDelayBreadyDelay=n,BreadyControl=1,需要与BreadyControl组合使用。master收到bvalid后,delay n个cycle后拉高bready。3、ChannelDelayChanne原创 2021-09-22 22:06:33 · 343 阅读 · 0 评论 -
PCIe基础知识一
一、概述1)PCIe(Peripheral Component Interconnect Express)是继ISA和PCI总线之后的第三代I/O总线。一般翻译为周边设备高速连接标准。2)PCIe协议是一种端对端的互连协议,提供了高速传输带宽的解决方案。目前PCIe已经发展到第四代PCIe4.0, 每一代的发展,最明显的特征就是速率翻倍。3)是Intel公司1991年推出的。批准组织:PCI SIG (PCI兴趣小组)。4)一个x16插槽可以运行x1、x2、x4、x8、x16的卡。二、PCIe 分原创 2021-07-04 15:22:05 · 9914 阅读 · 0 评论 -
芯片基础知识一
1、PIN和PAD的区别PIN指芯片封装好后的管脚,即用户看到的管脚;PAD是硅片的管脚,是封装在芯片内部的,用户看不到。原创 2021-06-27 15:32:19 · 4060 阅读 · 0 评论 -
解压缩命令和生成包含当前目录下所有文件名的文件
tar zcf a.tar.gz a.tarz为gzip压缩,c为创建文档,f为要操作的文件名 a. tar. gz压缩后的命名 a. tar要压缩的文件名tar xf a.tar.gzls -R >filelist. txt生成文件目录原创 2021-05-28 09:16:04 · 1233 阅读 · 0 评论 -
查询VIP license
查询licenseecho $CDS_LIC_FILEb lmstat -a -c $CDS_LIC_FILE | grep VIPb lmstat -i -c $LM_LICENSE_FILE | grep VCS使用cdnshelpwhich cdnshelpcdnshelp -64 &. /cdnshelp -64 &xeclium>xeclium single core >xrun user guide>the xrun command...原创 2021-05-07 17:15:32 · 525 阅读 · 0 评论 -
cadence会议学习_20200416
一、多机多核技术仿真的三个阶段:单机单CPU核;单机多CPU核;多机多CPU核;synopsys的vcs和cadence的仿真器都支持多核运行,只需要增加相应的编译选项即可。多机多核的的本质是将应用并行化,从单任务到多任务;资源集群化,从单机到集群。其好处是显而易见的,大大缩短仿真时间。但在具体使用时有以下问题:设计较大时,编译时间长,当使用多核技术对文件分块编译,其编译时间无法缩短,甚至可能加长,此部分收益不明显;本质上是拿资源换时间,需要更多的服务期资源支持;由于是多核,对testcase有要求,原创 2021-04-17 21:00:08 · 698 阅读 · 0 评论 -
undefined system task called to $fsdbDumpfile
环境变量LD_LIBRARY_PATH仿真选项-P 设置原创 2021-04-14 09:20:59 · 4055 阅读 · 1 评论 -
2021华为海思实习校招芯片岗真题解析
转载自芯司机公众号https://mp.weixin.qq.com/s/_JlLG9y0q4qgSC0xBL2pjw1.(C)的目的是关注单元模块的集成,功能组合,模块间的接口及时序;sub-chip本身的设计功能和规格正确性。a. 系统验证(ST)b. FPGA原型验证c. 集成验证(IT)d. 单元验证(UT)解析:UT(unit test)是模块级别的验证。IT(Integration test)如果集成对象是功能模块,那么属于IP级别的验证,如果集成对象是IP,那原创 2021-03-31 22:42:03 · 5824 阅读 · 7 评论 -
NI700笔记一
1、low wire和high wire都是从带宽方面去考虑的。2、credit数量一般为2,不同channel可以不同,插slice可以增加credit数目。3、AHB5 mirrored master即1对1和1对多模式。4、PMNI最大接16个APB接口,都处于同一时钟域之中。如果不同时钟,则增加PMNI。5、router 8进8出口,可以用来转换high wire和low wire。6、serdes用来对flit进行up/downsize,其中fifo深度一般为4,Tidemark为2。s原创 2021-03-31 22:27:11 · 1364 阅读 · 2 评论 -
低功耗中的Isolation cells 和Level shifter cells
isolation cell:如果一个模块的电源可以关闭,那么这个模块的输出到另一个模块的port需要加isolation cell, 确保电源关闭是输出不产生X态。其原有信号产生的值为clamp values,隔离值。level shift:此单元主要是两个模块的供电的电压不一样,需要模块port加level shift cell进行转换。1、isolation cellIsolation cell : 隔离单元,一种可以在某个电源域关断时,可以保持输入或者输出为常数的单元。Isolation原创 2021-03-31 00:10:37 · 5081 阅读 · 0 评论 -
verilog中的generate
一、generate介绍在设计中,很多情况下需要编写很多结构相同但是参数不同的赋值语句或者逻辑语句,如果在参数量很大的的情况下,原本的列举就会显得心有余而力不足。c语言中常用for语句来解决此类问题,verilog则为我们提供了generate语句。generate生成语句可以动态的生成verilog代码,当对矢量中的多个位进行重复操作 时,或者当进行多个模块的实例引用的重复操作时,或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候,使用生成语句能大大简化程序的编写过程。生成语句生成原创 2021-03-31 00:02:31 · 1241 阅读 · 0 评论 -
asserted与deasserted
协议中的asserted与deassertedasserted:将信号变为active。该信号可以是高电平有效,如valid。也可以是低电平有效,如reset。=desaaseted=:与asserted相反,将信号变为inactive。如果该信号是高电平有效,则将其拉低。如果该信号是低电平有效,则将其拉高。...原创 2021-03-30 23:41:48 · 3144 阅读 · 0 评论 -
Gvim gf跳转、回退、分屏
gf:文件跳转 go to filebf: 回退至原文件 back to filectrl+o: 回退至原文件ctrl+i :再次打开之前跳转的文件原创 2021-03-18 00:02:53 · 14817 阅读 · 0 评论 -
数字IC后端设计流程及DFT design flow
一、数据准备 对于CDN 的Silicon Ensemble(自动布局布线)而言,后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表,具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF(Design Exchange Format)文件。(对synopsys 的Astro 而言,经过综合后生成的门级网表,时序约束文件 S原创 2021-02-20 20:44:13 · 10811 阅读 · 0 评论 -
【收藏】SVN版本管理详解
svn版本管理详解:https://www.kancloud.cn/i281151/svn/197097类似与svn user guide,非常好用。原创 2021-02-18 20:04:33 · 357 阅读 · 0 评论 -
clock skew vs uncertainty
https://www.sohu.com/a/140706292_485357时钟作为数字电路中最重要的信号,几乎每一个ASIC实现环节都需要针对时钟信号做很多特殊的处理,其主要原因在于时钟信号有着巨大的扇出。在电路网表里,可以看到一个时钟信号会从一个源头延伸出许许多多的支路到达一个个DFF(D触发器)的时钟输入端。这些时钟的分支就好像一颗树的分出的树枝一样,而那些DFF就好像一片片叶子。时钟树就是对这种时钟在电路中分支延展的一种形象而生动的比喻和说法。上图就是最原始简单的时钟树示意图。很显然,从时钟源原创 2021-01-14 20:28:03 · 942 阅读 · 0 评论 -
时序约束sdc之set_max_delay/set_min_delay及异步fifo格雷码的约束
1、什么是Min/Max Delays?Min/Max Delays可以理解为端到端的延时大小。port到port。Min Delay约束直接影响的是保持关系,因为延时最小对应的保持关系最差的情况;用于覆盖默认的hold(removal)约束。Max Delay约束直接影响的是建立关系,因为延时最大对应的建立关系最差的情况。用于覆盖默认的setup(recovery)约束。2、语法格式:set_max_delay <delay_value> [-datapath_only] [-fro原创 2021-01-12 20:18:55 · 14175 阅读 · 0 评论 -
RTL验证相关流程文档
1、芯片XXX子系统方案2、芯片XXX模块详细设计说明主要是模块功能和模块设计,模块功能包括技术要求如模块功能说明、性能指标要求、输入输出接口、和技术条件,模块设计包括逻辑设计如结构划分、代码层次、算法实现、状态流、数据流、时钟复位、子模块、和寄存器说明等。3、芯片XXX模块研制规范主要是综合描述和技术需求,综合描述包括背景、模块概述、操作场景规范、产品设计目标、接口信号说明,技术需求包括功能需求、性能需求、外部接口需求、可靠性、可测试性等。4、芯片XXX模块RTL验证需求提取验证需求和需求跟踪原创 2021-01-12 19:14:29 · 1454 阅读 · 0 评论 -
矩阵matrix通路验证小知识_5
1、fn_mod_bb寄存器(切包)RW,位宽1,复位0。仅在向下转换数据位宽到AXI4时有效。长猝发功能修改寄存器。用于控制长猝发的拆分:0,在ASIB的输出端不能产生长猝发;1,在ASIB的输出端产生长猝发。示例:axi4访问axi4,且128bit转32bit。激励为awaddr=00,size=4,len=5<16,strb=ffff,cache=2。当long_burst_int=0时,出矩阵时awaddr=00+40,size=2,len=f+7,strb=f,cache=2。当原创 2021-01-12 14:17:29 · 589 阅读 · 0 评论 -
verilog 时延相关语法
《Verilog HDL与数字系统设计简明教程》吴戈 人民邮电出版社 p34~351、时延的概念连续赋值语句中经常出现时延,时延就是给出一个值,程序执行到此处就会暂停下来,等待这个值规定的若干个单位时间(单位时间的大小是默认值或由预处理指令timescale定义),然后再继续执行后面的语句。定义时延的形式是使用符号“#”,如#3就表示在此等待3个单位时间。时延可以单独作为一句,如“#3;”就是程序中的一条语句。时延也可以内嵌在连续赋值语句中,跟在关键词assign之后。如果在连续赋值语句中没有定义时延原创 2021-01-11 20:33:37 · 4794 阅读 · 2 评论 -
服务器芯片报告学习笔记
服务器按指令集可以分为intel x86架构和arm 非x86架构。服务器芯片插槽socket,x1,x2,x4,x8。桥片直接与cpu进行数据和指令交换,充当连接桥梁的芯片。以个人电脑主板为例,cpu插槽以北,靠近cpu插槽的一个起连接作用的芯片称为“北桥芯片”,主要作用是内存控制器。离cpu插槽较远位于主板下方的芯片称为“南桥芯片”,一般位于PCIe前面,作为输入输出I/O设备控制器。HBM高带宽存储器,显著增加GPU可用带宽并降低功耗。JEDEC已发布HBM2.0规范,1024位物理接口,8个.原创 2020-12-16 20:13:22 · 359 阅读 · 2 评论 -
2020年十大IC设计企业
排名:华为海思豪威科技比特大陆紫光展锐中兴微电子华大半导体智芯微电子汇顶科技华润微电子格科微国内其余IC上市公司:兆易创新、国芯、士兰、晶晨、卓胜、澜起、博通、瑞芯、全志、复旦、贝岭、中颖、聚辰、乐鑫、晶丰、睿创、富瀚、景嘉、欧比、晶门、国科、君正、富满、国民、国微。其它:华芯通(高通)飞腾(ARM)海光(AMD)龙芯...原创 2020-12-14 01:47:31 · 1937 阅读 · 2 评论 -
简单概念
一、level shift1.1、背景:在新一代的电子电路设计中,随着低电压逻辑的引入,系统中会经常出现输入输出逻辑电平不匹配的情况,为解决这种不匹配的问题,就需要引入电平转换。随着不同工作电压的数字IC的不断涌现,逻辑电平转换的必要性更加突出。处理器IO口电压正在往更低的电压水平发展,外围设备组件的工作电压也呈现出低电压化,但是一般来讲,处理器IO的工作电压水平会比外围组件的工作电压更低,这样处理器在和外围设备进行通讯时就需要进行电平的转换。1.2、概念:level shift 即电平转换。通常原创 2020-10-09 23:30:34 · 2643 阅读 · 0 评论 -
IC设计中奇怪的冷知识~来自bilibili硅农
type out holiday:流片前的一段空闲时间串口通信,接收频率是发送频率的16倍:采样倍数为16倍,实际最佳采样数为N/2,N为样点的个数,实际8倍,4倍,2倍都可以,保证在数据的中间采样即可。当然频率越高,抗干扰能力越强。Intel psg:前身为2015年收购的altera,奥尔特拉。制程:7nm和28nm对设计来说感知并不强烈,制程的提升,工作频率更高,组合逻辑设计余量可能更高,相对更友好。first chip manufacture:第一版量产 芯片设计80%采用成熟的设计和IP方原创 2020-08-29 10:15:24 · 354 阅读 · 0 评论