IC设计
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点赞后私信发链接。原创 2021-02-24 00:06:58 · 680 阅读 · 2 评论 -
SRAM的后门加载
wl_spram65536x72:65536表示深度,存储大小为512kb。72表示每一行的数据位宽,对应的WBE则为9bit。wl_spram1024x72,由64个8kb大小的sram拼接而成。1、后门加载为0reg [63:0] ram_mem[65535:0]=’{65536{0}}; //每一行64bit数据余8bit为ECC校验码,实现单比特纠错,双比特检测。for(int i;i<1024;i++) beginwl_spram1024x72_0.u_ram_core.mem原创 2022-04-18 22:59:38 · 819 阅读 · 0 评论 -
NI700笔记二 secure状态控制
ARM手册:Arm CoreLink NI-700 Network-on-Chip Interconnect Technical Reference ManualARM官网:https://developer.arm.com/documentation/101566/r2p1/?lang=en1、ASNI_SECR_ACCSecure access register[0] non_secure_access_override Non‑secure access override:0 Disab原创 2022-04-09 11:44:50 · 942 阅读 · 0 评论 -
【转载】Cache Line操作和Cache相关概念介绍
转载,网址:https://www.cnblogs.com/gujiangtaoFuture/articles/11163844.html一、计算机存储体系简介 存储器是分层次的,离CPU越近的存储器,速度越快,每字节的成本越高,同时容量也因此越小。寄存器速度最快,离CPU最近,成本最高,所以个数容量有限,其次是高速缓存(缓存也是分级,有L1,L2,L3等缓存),再次是主存(普通内存),再次是本地磁盘。 寄存器的速度最快,可以在一个时钟周期内访问,其次是高速缓存,可以在几个时钟周期内访问,普通内存原创 2021-11-09 14:13:08 · 1145 阅读 · 2 评论 -
SRAM的深度H计算
一、单位换算1 Byte = 8 Bits(即 1B=8b)1 KB = 1024 Bytes1 MB = 1024 KB1 GB = 1024 MB二、基本概念Bit意为“位”或“比特”,是计算机运算的基础,属于二进制的范畴。Byte意为“字节”,是计算机文件大小的基本计算单位。这两者应用的场合不同。通常用bit来作数据传输的单位,因为物理层,数据链路层的传输对于用户是透明的,而这种通信传输是基于二进制的传输。在应用层通常是用byte来作单位,表示文件的大小,在用户看来就是原创 2021-11-02 22:50:53 · 4519 阅读 · 0 评论 -
配置TZC400 bypass透传方法
文档参考TZC-400 TRM,官网下载即可。https://developer.arm.com/documentation/100325/00011、Gate keeper registerPurpose:Provides control and status for the gate keeper in each filter unit implemented.bit0~3 分别对应 Filter0~3。写入0表示请求关闭gate,写入1表示请求打开gate。2、Region attribut原创 2021-10-29 20:00:42 · 598 阅读 · 0 评论 -
NI700笔记一
1、low wire和high wire都是从带宽方面去考虑的。2、credit数量一般为2,不同channel可以不同,插slice可以增加credit数目。3、AHB5 mirrored master即1对1和1对多模式。4、PMNI最大接16个APB接口,都处于同一时钟域之中。如果不同时钟,则增加PMNI。5、router 8进8出口,可以用来转换high wire和low wire。6、serdes用来对flit进行up/downsize,其中fifo深度一般为4,Tidemark为2。s原创 2021-03-31 22:27:11 · 1421 阅读 · 2 评论 -
【转载】Synopsys 推荐的 UPF 流程简介
一、什么是UPF? UPF的全称是统一功耗格式(UnifiedPower Format),其主要是由Synopsys推出的专门用于描述电路电源功耗意图的一种语言标准,它是Tcl语言的扩展,并且现在已经成为IEEE-1801标准且被三大EDA厂商(Synopsys、Cadence、Mentor)支持。二、为什么在低功耗设计实现过程中需要UPF标准? 传统的数字芯片设计均是采用verilog或者VHDL语言对电路进行描述,但是这种方式描述出的电路并没有包含任何的芯片的供电网络信息,这会导致后续的流程如转载 2021-02-23 23:48:19 · 8555 阅读 · 3 评论 -
【转载】CDC的那些事:CDC工程经验总结
这一篇老李给大家简单介绍一下工业界常用的CDC检查工具Spyglass,然后奉上CDC设计和验证中的工程经验总结。如果你已经熟悉Spyglass CDC,那么你可以跳过第一部分。全篇干货满满,总计三千多字,希望大家一定能够读到最后。一、CDC检查工具 我们先来说CDC检查工具。业界三大EDA公司Synopsys, Cadence, Mentor都有各自的CDC工具:Synopsys Spyglass CDC®, Cadence Conformal Constraint Designer®, Mento转载 2021-02-18 19:25:18 · 7183 阅读 · 4 评论 -
specify的含义、作用及vcs对应仿真选项
转载自https://www.cnblogs.com/hxing/p/9584190.html一、specify的含义specify block用来描述从源点(source:input/inout port)到终点(destination:output/inout port)的路径延时(path delay),由specify开始,到endspecify结束,并且只能在模块内部声明,具有精确性(accuracy)和模块性(modularity)的特点。二、specify的作用specify bloc原创 2021-02-08 21:35:18 · 13551 阅读 · 5 评论 -
fifo深度H的计算
介绍:对于fifo来说,H的设置至关重要。既要保证功能性,不溢出丢数,也要保证性能流水。深度设置过小会影响功能,过大又浪费资源。因此,总结下fifo设计中深度H的计算。一、同步fifo1.1 流控反压后不溢出假设数据一直发,下游一直读,读频率小于写频率时,fc(flow control)流控后,最坏的情况下,下游不读了。此时fifo反压信号拉高,上游写ready拉低,此时路上的数据需要能存入fifo,称之为过冲。过冲需要保证路上的数据被fifo完全吸收不溢出,因此fifo的深度H=过冲+上水位线TA原创 2020-12-10 23:32:42 · 1833 阅读 · 0 评论 -
fifo主要例化参数和标志位
一、例化参数H:fifo深度TA:fifo上水位线TB:fifo下水位线深度H设置过大,浪费资源;H设置过小,无法保证功能性。TA保证fifo的功能性,TB保证fifo的流水性能。二、常见的标志位2.1 aremptyarempty:将空,almost empty flag假设fifo内存的数据个数为cnt,则cnt=wr_pointer-rd_pointer。当cnt<=TB时,arempty下一拍拉高。2.2 remptyrempty:读空当rempty<=(wr_p原创 2020-12-10 23:06:53 · 1814 阅读 · 0 评论 -
TLB的含义、作用和实现。
一、TLB的含义TLB:Translation Lookaside Buffer 页表缓冲用于存放页表文件,即虚拟地址VA到物理地址PA的转换表。二、TLB的作用引入TLB前:CPU收到来自程序的虚拟内存地址后,首先需要去物理内存中取页表,然后对应程序传来的虚拟页面号,在页表中找到对应的物理页面号,然后才能访问实际的物理内存地址,整个流程中CPU至少访问两次物理内存,实际上可能更多次。因此...原创 2020-04-05 20:30:43 · 19849 阅读 · 0 评论 -
RAM
一、memory在rtl仿真中,对于memory,可以使用wl memory库理论模型,之后待需进一步rtl仿真和后端综合后再使用真实的memory工艺库模型。此做法的好处是大量节省前期rtl仿真时间。memory由ram组成,ram分dpram,sdpram,spram。二、ramspram sigle port ram 单口ram:该RAM只有一套读写线,读写时分复用,读的时候不能写,写的时候不能读。dpram dual port ram 双口ram:真双口ram,有两套读写地址。这两套读原创 2020-07-26 12:54:47 · 914 阅读 · 0 评论 -
源同步和系统同步
一、axim_lite模块作用:将加速器用户侧自定义接口转换为标准的axi协议接口,完成加速器侧多个通道到axi通道的转换。写操作处理流程:axim查询加速器侧的写命令fifo是否为空,如果非空且axim内部有存储空间,向加速器发出wcmd_read,加速器在WCMD_DLY_CYC个周期后返回wcmd。axim将wcmd拆分成burst,加速器侧如果有足够的写数据,axim_lite会给加速器端口发出wdata_read,加速器在WDATA_DLY_CYC个周期后返回wdata。根据AXI总线的状原创 2020-06-04 17:37:49 · 4185 阅读 · 0 评论 -
数字IC时钟树综合 clock tree synthesis
一、时钟的定义时钟是同步工作系统的同步节拍。它是用来指挥保障SOC中各种功能模块,比如cpu,GPU,DRAM控制器,GPIO等的正常工作。那么何为同步工作系统或者同步电路?概括起来就是不同源一定异步,同源可以不是同步(同源大部分是同步)。二、时钟源无论你是从事数字IC前端或者是从事IC后端工作,你都需要搞清楚,芯片中的时钟是如何获取以及如何供应给各个功能模块。1、外部直接输入时钟信号这种情况比较少见。由于SOC系统中不同功能模块工作的频率不一样,因此从外部直接拉时钟信号进芯片,不具备可行性。对于转载 2020-07-26 19:46:10 · 2930 阅读 · 0 评论 -
verilog实现大小端转换及在AXI/ACE-LITE/CHI中的应用
1、大小端的定义大端:高位字节在前,低位字节在后;小端:高位字节在后,低位字节在前;例:有一个wdata=0hc2d3_e47f,要写入addr=0h4000,数据的高位是c2,低位是7f,地址的高位是04,低位是01。当采用大端时:4001-c2,4002-d3,4003-e4,4004-7f;当采用小端时:4001-7f,4002-e4,4003-d3,4004-c2;2、在...原创 2020-03-03 22:52:59 · 5174 阅读 · 2 评论