Verilog练习_4_Module fadd

module top_module (
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);//

    
    wire cout_cin;
    wire [15:0] sum_1 ,sum_2;
    
    add16 add1 (
        .a(a[15:0]),
        .b(b[15:0]),
        .cin(0),
        .cout(cout_cin),
        .sum(sum_1)
    );
    
    add16 add2 (
        .a(a[31:16]),
        .b(b[31:16]),
        .cin(cout_cin),
        //.cout(),
        .sum(sum_2)
    );
    assign sum = {sum_2,sum_1};
    //add1
    
endmodule

module add1 ( input a, input b, input cin,   output sum, output cout );

// Full adder module here
	
    assign sum = a ^ b ^ cin 	;
    assign cout= a&b | a&cin | b&cin;
    
endmodule