VerilogHDL学习笔记2

最新推荐文章于 2022-09-12 18:05:15 发布

Yolanda_fine

最新推荐文章于 2022-09-12 18:05:15 发布

阅读量138

点赞数

本文链接：https://blog.csdn.net/weixin_45836410/article/details/110893736

版权

本文档详细介绍了Verilog HDL的基础概念，包括语法结构、模块定义、逻辑操作符、时序控制等关键知识点，旨在帮助初学者快速掌握Verilog语言进行数字系统设计的基本技能。

摘要由CSDN通过智能技术生成

//二选一数据选择器
module fn(a,b,sel,y);
input a;
input b;
input sel;
output y;
reg y;
always@(a or b or sel)
begin
	if(sel==1)begin
	y<=a^b;
	end
	else begin
		y<=a&b;
	end
end
endmodule

//四选一数据选择器
module selct(a,b,sel,y);
input a;
input b;
input sel;
output y;
reg y;
always@(a or b or sel)
begin
	case(sel)
	2'b00:begin y<=a&b;end
	2'b01:begin y<=a|b;end
	2'b10:begin y<=a^b;end
	2'b11:begin y<=(a^b);end
	endcase
end
endmodule

//七段数码管
module seg_dec(
num,a_g)
input[3:0] num;
output[6:0] a_g;

reg[6:0] a_g;
always@(num)
begin
	case(num)
	4'd0:begin a_g<=7'b111_1110;end
	4'd1:begin a_g<=7'b011_0000;end
	4'd2:begin a_g<=7'b110_1101;end
	4'd3:begin a_g<=7'b111_1110;end
	default:begin a_g<=7'b000_0001;end//中杠显示超过
	endcase
endmodule