Verilog入门——全加器设计及例化语句应用

最新推荐文章于 2024-05-20 15:41:39 发布

吴不言不言

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分类专栏： EDA 文章标签： fpga开发

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本文介绍了如何使用Verilog语言设计全加器模块，包括模块定义、输入输出端口、例化半加器并结合逻辑门进行全加器功能实现。通过位置关联法和端口名关联法展示了例化语句的使用。

摘要由CSDN通过智能技术生成

Verilog入门——全加器设计及例化语句应用

全加器顶层设计文件

module f_adder(ain,bin,cin,cout,sum);	//定义全加器模块名为f_adder
	input ain,bin,cin;	//定义输入端口信号ain,bin,cin
	output cout,sum;	//定义输出端口信号cout,sum
	wire net1,net2,net3;	//定义网线变量 net1,net2,net3
	h_adder U1(ain,bin,net1,net2);//例化语句调用半加器h_adder ，位置关联法
	h_adder U2(.A(net1),.SO(sum),.B(cin),.CO(net3));//例化语句调用半加器h_adder ，端口名关联法
		or  U3(conut,net2,net3); 	//例化语句调用库元件或门or，位置关联法
endmodule	//结束模块

被调用的半加器：

module h_adder (A,B,SO,CO);	//定义模块名h_adder(half adder)
   input A,B;				//定义输入端口A,B
   output SO,CO;			//定义输出端口SO(和值,Sum),CO(进位,Carry)
   assign SO = A ^ B;     	//将变量A和B执行异或的结果赋值给输出信号SO
   assign CO = A & B;		//将变量A和B执行与的结果赋值给输出信号SO
endmodule					//结束模块