Verilog入门——全加器设计及例化语句应用

本文介绍了如何使用Verilog语言设计全加器模块,包括模块定义、输入输出端口、例化半加器并结合逻辑门进行全加器功能实现。通过位置关联法和端口名关联法展示了例化语句的使用。
摘要由CSDN通过智能技术生成

Verilog入门——全加器设计及例化语句应用

  • 全加器顶层设计文件
module f_adder(ain,bin,cin,cout,sum);	//定义全加器模块名为f_adder
	input ain,bin,cin;	//定义输入端口信号ain,bin,cin
	output cout,sum;	//定义输出端口信号cout,sum
	wire net1,net2,net3;	//定义网线变量 net1,net2,net3
	h_adder U1(ain,bin,net1,net2);//例化语句调用半加器h_adder ,位置关联法
	h_adder U2(.A(net1),.SO(sum),.B(cin),.CO(net3));//例化语句调用半加器h_adder ,端口名关联法
		or  U3(conut,net2,net3); 	//例化语句调用库元件或门or,位置关联法
endmodule	//结束模块
  • 被调用的半加器:
module h_adder (A,B,SO,CO);	//定义模块名h_adder(half adder)
   input A,B;				//定义输入端口A,B
   output SO,CO;			//定义输出端口SO(和值,Sum),CO(进位,Carry)
   assign SO = A ^ B;     	//将变量A和B执行异或的结果赋值给输出信号SO
   assign CO = A & B;		//将变量A和B执行与的结果赋值给输出信号SO
endmodule					//结束模块
  • 全加器电路图:
    在这里插入图片描述
  • 11
    点赞
  • 7
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 1
    评论
评论 1
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

吴不言不言

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付:¥1
获取中
扫码支付

您的余额不足,请更换扫码支付或充值

打赏作者

实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值