芯动力-硬件加速设计方法笔记
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高阶近似
倾向于计算机系统软件和硬件
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2-2在RTL书写中考虑延迟、功耗和面积等
在RTL编码中考虑延迟、功耗、面积和布线等问题原创 2023-10-19 21:34:02 · 219 阅读 · 0 评论 -
2-1VerilogHDL可综合描述原则,常见语法描述对应的硬件电路结构
逻辑综合是ASIC半定制设计流程的一个阶段,用于将基于HDL的行为描述(RTL级层次)转化和优化为纯粹的结构描述(门级网表):设计在电路级(晶体管级)进行,版图中每个器件和连线都是人工设计的,以期获得最小的芯片尺寸和最佳性能(速度、功耗):是一种约束性设计方式,能简化设计/缩短设计周期,降低设计成本,提高设计正确率,按照逻辑实现方式的不同,可以分为门阵列法、标准单元法和可编程逻辑电路法。原创 2023-09-28 17:38:56 · 706 阅读 · 0 评论