数字IC设计
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专注于数字IC设计
高阶近似
倾向于计算机系统软件和硬件
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Quartus 联合 ModelSim 仿真 IP 核(RAM)
本文主要介绍如何在包含 IP 核的 Quartus 项目中使用 Modelsim 进行仿真,本文基于 RAM IP 核,其他 IP 核类似。原创 2024-05-19 18:19:36 · 656 阅读 · 0 评论 -
Linux下NC Verilog的基本使用教程
NC Verilog是Cadence公司开发的Verilog仿真工具,用于验证和调试HDL设计。本文主要对Linux下NC Verilog的基本使用进行了一个简单的介绍原创 2023-11-06 18:14:57 · 1162 阅读 · 0 评论 -
Verilog语法一览
包括常用的Verilog语法,以及个人遇到过的其他语法,便于书写代码时查找有关语法,不适合初学者学习Verilog原创 2023-10-25 16:53:51 · 1108 阅读 · 0 评论 -
2-2在RTL书写中考虑延迟、功耗和面积等
在RTL编码中考虑延迟、功耗、面积和布线等问题原创 2023-10-19 21:34:02 · 219 阅读 · 0 评论 -
2-1VerilogHDL可综合描述原则,常见语法描述对应的硬件电路结构
逻辑综合是ASIC半定制设计流程的一个阶段,用于将基于HDL的行为描述(RTL级层次)转化和优化为纯粹的结构描述(门级网表):设计在电路级(晶体管级)进行,版图中每个器件和连线都是人工设计的,以期获得最小的芯片尺寸和最佳性能(速度、功耗):是一种约束性设计方式,能简化设计/缩短设计周期,降低设计成本,提高设计正确率,按照逻辑实现方式的不同,可以分为门阵列法、标准单元法和可编程逻辑电路法。原创 2023-09-28 17:38:56 · 706 阅读 · 0 评论 -
FPGA原理介绍 (CLB, LUT, 进位链, 存储元素, RAM)
本文首先对 ASIC 和 FPGA 进行了一个对比,然后介绍了 FPGA 的基本结构,最后解释了 FPGA 实现可编程的基本原理。原创 2023-04-08 12:13:13 · 1556 阅读 · 1 评论 -
AXI4协议之AXI4-Full接口详解及实战
本文首先对AXI4总线协议进行了一个简单的介绍,然后使用vivado提供的模板创建了一个AXI4-Full Slave的接口,并生成了一个具有Master和Slave的代码实例,阅读该示例代码,进行修改后用于自己的项目。原创 2023-04-06 20:17:32 · 6093 阅读 · 0 评论 -
AXI4协议之AXI4-Lite接口详解及实战
本文首先对AXI4总线协议进行了一个简单的介绍,然后使用vivado提供的模板创建了一个AXI4-Lite Master的接口,并生成了一个具有Master和Slave的代码实例,阅读该示例代码,进行修改后用于自己的项目。原创 2023-03-25 20:31:33 · 9475 阅读 · 5 评论 -
Xilinx IP核 Block Memory Generator v8.4 的使用
本文主要介绍如何使用并初始化 Xilinx 提供的IP核 Block Memory Generator v8.4`,为了确保成功初始化,还对其进行了一个简单的仿真,更多细节请参考官方手册。原创 2023-03-19 14:54:02 · 7191 阅读 · 0 评论 -
基于Booth算法的64位浮点乘法器的实现
基于Booth算法,实现64位浮点数乘法器原创 2022-04-15 12:56:42 · 3287 阅读 · 1 评论