静态时序分析（STA） —— 时序检查

已于 2022-04-10 12:10:14 修改
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分类专栏： Tcl & STA 文章标签： STA 时序分析
于 2022-04-05 21:04:14 首次发布
From Xu_Y_B
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1、建立时间检查

1、触发器之间路径

2、输入到触发器的路径

 3、触发器到输出的路径

 4、输入到输出的路径

 2、保持时间检查

1、触发器之间的路径

2、输入端到触发器的路径

 3、触发器到输出端的路径

 4、输入到输出路径

3、多周期路径

4、半周期路径

5、去除时间检查

6、恢复时间检查

7、伪路径

参考说明

上篇一起学习了STA环境的建立，本篇就接着上篇，开始学习时序验证的核心知识，真正开始时序的验证……

1、建立时间检查

满足以下的数学关系，以满足建立时间检查的要求：（逻辑连接图见第一张图）

{\color{Blue}T_{launch}+T_{ck2q}+T_{dp} }<{\color{Magenta} T_{capture}+T_{cycle}-T_{setup}}

其中，Tlaunch 、Tcapture、Tcycle、Tsetup、Tck2q 是固定的，只有 Tdp 可以通过优化设计进行改动的。

时序报告分析查看：

1、触发器之间路径

逻辑和时序如下：

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静态时序分析（STA）—— 基本概念
记录所学，分享知识，结识挚友
03-29 7945
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静态时序分析-时序检查
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一旦在触发器的时钟引脚上定义了时钟，便会自动推断出该触发器的建立时间和保持时间检查。时序检查通常会在多个条件下执行，通常，很关键，而很关键。
静态时序分析（Static Timing Analysis）---02 Tcl
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06-05 843
TCL解释器运用规则把命令分成一个个独立的单词，同时进行必要的置换TCL置换分为以下三类：变量置换$命令置换[ ]反斜杠置换 \$表示变量置换：TCL解释器会将认为$后面为变量名，将变量置换成它的值[ ] 表示命令置换：[ ] 内是一个独立的TCL语句\ 表示反斜杠置换：换行符、空格、[ 、$等被TCL解释器当作特殊符号对待的字符，加上反斜杠后变成普通字符\t 表示TAB\n 表示换行符“ ” TCL解释器对双引号中的$和[ ]符号会进行变量置换和命令置换（如下图输出为2.5）
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sddhyl的博客
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Timing path是STA静态时序分析的基础
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静态时序分析STA
weixin_51244896的博客
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逻辑复制另一种方法，是在 DC 软件的约束文件中，设置 max_fanout 属性，一般将max_fanout设置为 3，当实际设计中该信号的 fanout 超过了3，综合器会自动优化。建立 保持时间与组合逻辑延迟有关,对于组合逻辑的延迟，也即触发器之间的门延迟，不能太大，也不能太小，太大会导致（关键路径）建立时间不满足，太小会导致（关键路径）保持时间不满足。2、用寄存器对模块的输入与输出进行缓存。正时钟偏斜 skew 对于建立时间 Tsetup 的满足是有益的，而对保持时间 Thold 的满足是有害的。.
静态时序分析（STA）
m0_51683386的博客
04-05 1758
静态时序分析问题
建立时间保持时间不满足要求怎么办
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转载解决建立时间与保持时间不满足的问题_小小verifier的博客-CSDN博客_建立时间和保持时间违例怎么解决 基本概念 建立时间：即setup time，时钟上升沿之前数据要保持稳定的时间。 保持时间：即hold time，时钟上升沿之后数据要保持稳定的时间。 裕量：即Time Slack，如果数据到来的时间点早于建立时间要求的时间点，那么这个时间差称为建立时间的裕量；同理数据变化的点晚于保持时间要求的时间点，那么这个时间差称为保持时间的裕量。裕量≥0，表明数据是可以安全传输的。 建立.
静态时序分析(STA)
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FPGA静态时序分析简单解读
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STA：时序检查
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亚稳态的本质是建立时间保持时间不满足，那么什么会导致这两个时间不满足呢？就需要用STA来分析。在STA中对触发器的建立、保持时间的检查就叫时序检查。如果而时序检查通过就为时序收敛，否则就为时序违例，即可能出现亚稳态触发器D端采样驱动需要来源，从来源到待分析的触发器就是时序路径了。STA要分析的时序路径有以下几种：● 设计电路input端 到 触发器D端：组合逻辑● 触发器CLK端 到 触发器D端：时序逻辑 + 组合逻辑注意即便是两个确定的触发器，它俩之间也可能存在着多条时序路径● 触发器CLK端 到 设计电
STA静态时序分析
LRRRUI的博客
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时序报告的组成从左至右分别为 路径节点、该节点推动组件个数、负载电容、节点上信号转换时间、时序放宽调整derate值、该节点造成的延迟以及自路径起点至该节点的总延迟（延迟数值通过library的time table查表得到。对于q端r代表信号由0-1变化的延迟更长。Path分为四类：reg/clk-reg/d reg/clk-ouput input-reg/d input-output。交付前修复hold的优先级高于setup，因为setup影响的是性能，可以降频处理，而hold影响的是功能。
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纳米设计中的静态时序分析实战
“STA in nanometer design pdf” 是一本关于半导体静态时序分析的书籍，适合半导体行业的工程师阅读。作者 J. Bhasker 和 Rakesh Chadha 来自 eSilicon Corporation，书中提供了实用的方法来理解和应用静态时序分析...
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在路上-正出发

哈哈，多少是个心意

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