clock_glitch_free_switch

最新推荐文章于 2024-10-18 11:47:24 发布
最新推荐文章于 2024-10-18 11:47:24 发布
阅读量103 收藏
点赞数
文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_46102591/article/details/133902086
版权 
                                                               ______________________
//                                                                  |                    |
//                   ______    _________    _________    _________  |  ________          |  
//   sel------------|      )   |       |    |       |    |       |  |  |       |         |
//       |          |  &    )--|D     Q|----|D     Q|----|D     Q|--i--|D     Q|         |  
//       |        i-|______)   |       |    |       |    |       |     |       |         |
//       |        |            |  CLK  |    |  CLK  |    |  CLK  |     | CLK Qn|-----    |
//       |        |            |___/\__|    |___/\__|    |___/\__|     |___/\__|    |    |
//       |        |                 |            |            |             |       |    |    ______      
//       |        |                 |            |            |             |       |    i---|      ) 
//       |        |                 |            |            |             |       |        | ICG   )----------i
//       |        |                 |            |            |             |       |    i---|______)           |
//       |        |   clk1----------i------------i------------i-------------i-------|----i                      |    
//     __|___   __|_________________________________________________________________|                           |                                        
//     \INV /   | |                                                                                             |    
//      \  /    | |                                                                                             |
//       \/     | |                                                                                             |  
//       |      | |_________________________________________________________________                            |                               
//       |      |                                                   ________________|_____                      |         ______  
//       |      |                                                   |               |     |                     i--------)      ) 
//       |      |  ______      _________    _________    _________  |  ________     |     |                               ) ||   )------------clk_out
//       |      i-|      )     |       |    |       |    |       |  |  |       |    |     |                     i--------)______) 
//       |        |  &    )----|D     Q|----|D     Q|----|D     Q|--i--|D     Q|    |     |                     |
//       i--------|______)     |       |    |       |    |       |     |       |    |     |                     |
//                             |   CLK |    |   CLK |    |   CLK |     | CLK Qn|-----     |                     |
//                             |___/\__|    |___/\__|    |___/\__|     |___/\__|          |                     |
//                                  |            |            |             |             |    ______           |
//                                  |            |            |             |             i---|      )          | 
//                                  |            |            |             |                 | ICG   )----------
//                                  |            |            |             |             i---|______) 
//                     clk0---------i------------i------------i-------------i-------------i                        
//      
// ----------------------------------------------------------------------------------------------------------------------
// Modification History:
// Date         By              Version                 Change Description
// ---------------------------------------------------------------------------------
// 2022/08/01   zhanglin        1.0                     Original
// -FHDR----------------------------------------------------------------------------
`ifdef  NO_ASIC
`else
	`include "std_cell_def.h"
`endif

module clk_glitch_free_switch(
    input   se       ,
    input   sel      ,  //1 - clk1  0 - clk0 
    input   clk1     , 
    input   clk0     , 
    input   rst0_n   ,
    input   rst1_n   ,
    output  clk_out  ,
    output  clk0_sel ,
    output  clk1_sel ,
    output  sel_done
); 
 
/***************************************************/ 
reg         q1      ; 
reg         q2      ;
reg         q3      ;
reg         q4      ;
reg         q5      ; 
reg         q6      ;
reg         q7      ;
reg         q8      ; 
wire        clk0_out;
wire        clk1_out;
    

always@(posedge clk1 or negedge rst1_n) begin 
    if(!rst1_n) 
        q1 <= 1'b0; 
    else 
        q1 <= (~q8) & (sel); 
end 

/***************************/ 
always@(posedge clk1 or negedge rst1_n) begin 
    if(!rst1_n) 
        q2 <= 1'b0; 
    else 
        q2 <= q1; 
end 

always@(posedge clk1 or negedge rst1_n) begin 
    if(!rst1_n) 
        q3 <= 1'b0; 
    else 
        q3 <= q2; 
end 

always@(posedge clk1 or negedge rst1_n) begin 
    if(!rst1_n) 
        q4 <= 1'b0; 
    else 
        q4 <= q3; 
end 


 
/***************************************************/ 
 always@(posedge clk0 or negedge rst0_n) begin 
    if(!rst0_n) 
        q5 <= 1'b1; 
    else 
        q5 <= (~q4) & (~sel); 
end 
/***************************/ 
always@(posedge clk0 or negedge rst0_n) begin 
    if(!rst0_n)
        q6 <= 1'b1;  
    else 
        q6 <= q5; 
end 

/***************************/ 
always@(posedge clk0 or negedge rst0_n) begin 
    if(!rst0_n)
        q7 <= 1'b1;  
    else 
        q7 <= q6; 
end 

/***************************/ 
always@(posedge clk0 or negedge rst0_n) begin 
    if(!rst0_n)
        q8 <= 1'b1; 
    else 
        q8 <= q7; 
end 


/**************************************************/ 

icg icg_u0(
    .clkin  ( clk0   ),
    .enable ( q7     ),
    .se     ( se     ),
    .clkout (clk0_out)
);

icg icg_u1(
    .clkin  ( clk1   ),
    .enable ( q3     ),
    .se     ( se     ),
    .clkout (clk1_out)
);

`ifdef  NO_ASIC
    assign clk_out = clk0_out | clk1_out; 
`else
  `ifdef EVEREST2     
    `STD_CLK_OR_CELL u_clk_out(
        .A1     (clk0_out       ),
        .A2     (clk1_out       ),
        .Z      (clk_out        )
    );
   `else
      `ifdef OLYMPUS2
         `STD_CLK_OR_CELL u_clk_out(
             .A     (clk0_out       ),
             .B     (clk1_out       ),
             .Y     (clk_out        )
         );
     `endif
   `endif      
`endif

assign clk0_sel = ~sel & q8;
assign clk1_sel =  sel & q4;

assign sel_done = ~((sel ^ q4) | (~sel ^ q8));
 
endmodule
// +FHDR----------------------------------------------------------------------------
// Copyright (c) 2022 Cygnusemi.
// ALL RIGHTS RESERVED Worldwide
//         
// Author        : zhanglin
// Email         : linn_zh@cygnusemi.com
// Created On    : 2022/08/01 14:57
// Last Modified : 2023/04/03 16:12
// File Name     : clk_glitch_free_switch_3.v
// Description   :
//   clk_glitch_free_switch_3 module support 3 to 1;
//   alone hot code; 3'b001 - clk0; 3'b010 - clk1; 3`b100 - clk2
//  
//  sel[2] sel[1] sel[0]
//     |    |        |       _________    _________   
//     |    |        |       |       |    |       | 
//     |    |        i-------|D     Q|----|D     Q|---i
//     |    |                |       |    |       |   | 
//     |    |                |  CLK  |    |  CLK  |   |
//     |    |                |___/\__|    |___/\__|   |
//     |    |     ________________|____________|      |
//     |    |    i                                    |
//     |    |    |           _________    _________   |
//     |    |    |           |       |    |       |   |
//     |    |    |    i------|D     Q|----|D     Q|   |      ______       _________
//CLK0-|----|----i    |      |       |    |       |   i-----|      )      |       |
//     |    |    |    |      |  CLK  |    |CLK  Qn|---------|  &    )-----|D     Q|----i--------------------i
//     |    |    |    |      |___/\__|    |___/\__|    i----|______)      |       |    |                    |
//     |    |    |____|___________|____________|       |                  |  CLK  |    |                    |
//     |    |    |    |                                |                  |___/\__|    |                    |    ______    
//     |    |    |    |                                |                       |       |                    i---|      ) 
//     |    |    |    |      _________    _________    |                       |       |  _________             | ICG   )-------i
//     |    |    |    |      |       |    |       |    |                       |       |  |       |         i---|______)        |
//     |    |    | i--|------|D     Q|----|D     Q|    |                       |       i--|D     Q|---i     |                   |
//     |    |    | |  |      |       |    |       |    |                       |          |       |   |     |                   |
//     |    |    | |  |      |  CLK  |    |CLK  Qn|----i                       |          |  CLK  |   |     |                   |
//     |    |    | |  |      |___/\__|    |___/\__|                            |          |___/\__|   |     |                   |
//     |    |    i_|__|___________|____________|_______________________________|_______________|______|_____|                   |
//     |    |      |  | ______________________________________________________________________________|                         |                                            
//     |    |      |  i_i__i___________________________________________________________________________                         |
//     |    |      |  | |  |                                                                          |                         |
//     |    |      |  | |  | _________    _________                                                   |                         |
//     |    |      |  | |  | |       |    |       |                                                   |                         |
//     |    i------|--|-|--|-|D     Q|----|D     Q|---i                                               |                         |
//     |           |  | |  | |       |    |       |   |                                               |                         |
//     |           |  | |  | |  CLK  |    |  CLK  |   |                                               |                         |
//     |           |  | |  | |___/\__|    |___/\__|   |                                               |                         |
//     |          _|__|_|__|______|____________|      |                                               |                         |
//     |         i |  | |  |                          |                                               |                         |
//     |         | |  | |  | _________    _________   |                                               |                         |     
//     |         | |  | |  | |       |    |       |   |                                               |                         |
//     |         | |  | |  i-|D     Q|----|D     Q|   |      ______       _________                   |                         |
//CLK1-|---------i |  | |    |       |    |       |   i-----|      )      |       |                   |                         |
//     |         | |  | |    |  CLK  |    |CLK  Qn|---------|  &    )-----|D     Q|----i--------------|-----i                   |
//     |         | |  | |    |___/\__|    |___/\__|    i----|______)      |       |    |              |     |                   |
//     |         i_|__|_|_________|____________|       |                  |  CLK  |    |              |     |                   |
//     |         | |  | |                              |                  |___/\__|    |              |     |    ______         |   ______    
//     |         | |  | |                              |                       |       |              |     i---|      )        i--)      ) 
//     |         | |  | |    _________    _________    |                       |       |  _________   |         | ICG   )-----------) ||   )
//     |         | |  | |    |       |    |       |    |                       |       |  |       |   |     i---|______)        i--)______) 
//     |         | i--|-|----|D     Q|----|D     Q|    |                       |       i--|D     Q|---i     |                   |
//     |         | |  | |    |       |    |       |    |                       |          |       |         |                   |
//     |         | |  | |    |  CLK  |    |CLK  Qn|----i                       |          |  CLK  |         |                   |
//     |         | |  | |    |___/\__|    |___/\__|                            |          |___/\__|         |                   |
//     |         i_|__|_|_________|____________|_______________________________|_______________|____________|                   |
//     |           |  | |                                                                                                       |
//     |           |  | |                                                                                                       |
//     |           |  | |                                                                                                       |
//     |           i__|_|______________________________________________________________________________                         |
//     |              | |                                                                             |                         |
//     |              | |    _________    _________                                                   |                         |
//     |              | |    |       |    |       |                                                   |                         |
//     i--------------|-|----|D     Q|----|D     Q|---i                                               |                         |
//                    | |    |       |    |       |   |                                               |                         |
//                    | |    |  CLK  |    |  CLK  |   |                                               |                         |
//                    | |    |___/\__|    |___/\__|   |                                               |                         |
//                ____|_|_________|____________|      |                                               |                         |
//               i    | |                             |                                               |                         |
//               |    | |    _________    _________   |                                               |                         |
//               |    | |    |       |    |       |   |                                               |                         |
//               |    | i----|D     Q|----|D     Q|   |      ______       _________                   |                         |
//CLK2- ---------i    |      |       |    |       |   i-----|      )      |       |                   |                         |
//               |    |      |  CLK  |    |CLK  Qn|---------|  &    )-----|D     Q|----i--------------|-----i                   |
//               |    |      |___/\__|    |___/\__|    -----|______)      |       |    |              |     |                   |
//               i____|___________|____________|       |                  |  CLK  |    |              |     |                   |
//               |    |                                |                  |___/\__|    |              |     |    ______         |
//               |    |                                |                       |       |              |     i---|      )        |
//               |    |      _________    _________    |                       |       |  _________   |         | ICG   )-------i
//               |    |      |       |    |       |    |                       |       |  |       |   |     i---|______)   
//               |    i------|D     Q|----|D     Q|    |                       |       i--|D     Q|---i     |              
//               |           |       |    |       |    |                       |          |       |         |  
//               |           |  CLK  |    |CLK  Qn|----i                       |          |  CLK  |         |
//               |           |___/\__|    |___/\__|                            |          |___/\__|         | 
//               i________________|____________|_______________________________|_______________|____________|
//                                                                                         
//                             
// ----------------------------------------------------------------------------------------------------------------------------------------
// Modification History:
// Date         By              Version                 Change Description
// ---------------------------------------------------------------------------------
// 2022/08/01   zhanglin        1.0                     Original
// -FHDR----------------------------------------------------------------------------
// ----------------------------------------------------------------------------------------------------------------------------------------
`ifdef  NO_ASIC
`else
	`include "std_cell_def.h"
`endif
module clk_glitch_free_switch_3(
    input       se       ,
    input [2:0] sel      ,  // alone hot code; 3'b001 - clk0; 3'b010 - clk1; 3`b100 - clk2; 
    input       clk0     ,
    input       clk1     , 
    input       clk2     , 
    input       rst_n    , 
    output      clk_out  ,
    output      clk0_sel ,
    output      clk1_sel ,
    output      clk2_sel ,
    output      sel_done     
); 

/**************************************************/ 
reg  sel0_d1           ;
reg  sel0_d2           ;
reg  clk0_on           ;
reg  clk0_on_reg       ;   
reg  clk0_on_d1        ;
reg  clk0_on_d2        ;

reg  sel1_d1           ;
reg  sel1_d2           ;
reg  clk1_on           ;
reg  clk1_on_reg       ;    
reg  clk1_on_d1        ;
reg  clk1_on_d2        ;

reg  sel2_d1           ;
reg  sel2_d2           ;
reg  clk2_on           ;
reg  clk2_on_reg       ;   
reg  clk2_on_d1        ;
reg  clk2_on_d2        ;

wire clk0_out          ;
wire clk1_out          ;
wire clk2_out          ;

/**************************************************/ 
always@(posedge clk0 or negedge rst_n) begin 
    if(!rst_n)begin 
        sel0_d1 <= 1'd0;
        sel0_d2 <= 1'd0; 
    end 
    else begin 
        sel0_d1 <= sel[0] ;
        sel0_d2 <= sel0_d1; 
    end    
end 

always@(posedge clk0 or negedge rst_n) begin 
    if(!rst_n)begin 
        clk1_on_d1 <= 1'd0;
        clk1_on_d2 <= 1'd0; 
    end 
    else begin
        clk1_on_d1 <= clk1_on_reg;
        clk1_on_d2 <= clk1_on_d1 ;
    end    
end 

always@(posedge clk0 or negedge rst_n) begin 
    if(!rst_n)begin 
        clk2_on_d1 <= 1'd0;
        clk2_on_d2 <= 1'd0; 
    end 
    else begin
        clk2_on_d1 <= clk2_on_reg;
        clk2_on_d2 <= clk2_on_d1 ; 
    end    
end 

always@(posedge clk0 or negedge rst_n) begin 
    if(!rst_n)
        clk0_on <= 1'd0; 
    else 
        clk0_on <= sel0_d2 & (~clk1_on_d2) & (~clk2_on_d2);
end 
 
always@(posedge clk0 or negedge rst_n) begin 
    if(!rst_n)
        clk0_on_reg <= 1'd0;
    else 
        clk0_on_reg <= clk0_on;
end 


icg icg_u0(
    .clkin  ( clk0    ),
    .enable ( clk0_on ),
    .se     ( se      ),
    .clkout (clk0_out )
);

/**************************************************/ 

always@(posedge clk1 or negedge rst_n) begin 
    if(!rst_n)begin 
        sel1_d1 <= 1'd0;
        sel1_d2 <= 1'd0; 
    end 
    else begin 
        sel1_d1 <= sel[1] ;
        sel1_d2 <= sel1_d1; 
    end    
end 

always@(posedge clk1 or negedge rst_n) begin 
    if(!rst_n)begin 
        clk0_on_d1 <= 1'd0;
        clk0_on_d2 <= 1'd0; 
    end 
    else begin 
        clk0_on_d1 <= clk0_on_reg;
        clk0_on_d2 <= clk0_on_d1 ;
    end    
end 

always@(posedge clk1 or negedge rst_n) begin 
    if(!rst_n)begin 
        clk2_on_d1 <= 1'd0;
        clk2_on_d2 <= 1'd0; 
    end 
    else begin
        clk2_on_d1 <= clk2_on_reg;
        clk2_on_d2 <= clk2_on_d1 ; 
    end    
end 

always@(posedge clk1 or negedge rst_n) begin 
    if(!rst_n)
        clk1_on <= 1'd0;
    else 
        clk1_on <= sel1_d2 & (~clk0_on_d2) & (~clk2_on_d2);
end 
 
always@(posedge clk1 or negedge rst_n) begin 
    if(!rst_n)
        clk1_on_reg <= 1'd0;
    else 
        clk1_on_reg <= clk1_on;
end 

icg icg_u1(
    .clkin  ( clk1    ),
    .enable ( clk1_on ),
    .se     ( se      ),
    .clkout (clk1_out )
);

/**************************************************/ 

always@(posedge clk2 or negedge rst_n) begin 
    if(!rst_n) begin 
        sel2_d1 <= 1'd0;
        sel2_d2 <= 1'd0; 
    end 
    else begin
        sel2_d1 <= sel[2] ;
        sel2_d2 <= sel2_d1; 
    end    
end 

always@(posedge clk2 or negedge rst_n) begin 
    if(!rst_n) begin 
        clk0_on_d1 <= 1'd0;
        clk0_on_d2 <= 1'd0; 
    end 
    else begin
        clk0_on_d1 <= clk0_on_reg;
        clk0_on_d2 <= clk0_on_d1 ; 
    end    
end 

always@(posedge clk2 or negedge rst_n) begin 
    if(!rst_n) begin 
        clk1_on_d1 <= 1'd0;
        clk1_on_d2 <= 1'd0; 
    end 
    else begin
        clk1_on_d1 <= clk1_on_reg;
        clk1_on_d2 <= clk1_on_d1 ; 
    end    
end 

always@(posedge clk2 or negedge rst_n) begin 
    if(!rst_n) 
        clk2_on <= 1'd0;
    else 
        clk2_on <= sel2_d2 & (~clk0_on_d2) & (~clk1_on_d2);
end 
 
always@(posedge clk2 or negedge rst_n) begin 
    if(!rst_n) 
        clk2_on_reg <= 1'd0;
    else 
        clk2_on_reg <= clk2_on;
end 

icg icg_u2(
    .clkin  ( clk2    ),
    .enable ( clk2_on ),
    .se     ( se      ),
    .clkout (clk2_out )
);

`ifdef  NO_ASIC
assign  clk_out = clk0_out | clk1_out | clk2_out;
`else
  `ifdef EVEREST2  
   wire    clk01_out;    
    `STD_CLK_OR_CELL u0_clk_out(
        .A1     (clk0_out       ),
        .A2     (clk1_out       ),
        .Z      (clk01_out      )
    );

    `STD_CLK_OR_CELL u1_clk_out(
        .A1     (clk01_out      ),
        .A2     (clk2_out       ),
        .Z      (clk_out        )
    );
   `else
      `ifdef OLYMPUS2
  wire    clk01_out;    
         `STD_CLK_OR_CELL u0_clk_out(
            .A     (clk0_out       ),
            .B     (clk1_out       ),
            .Y     (clk01_out      )
         );

         `STD_CLK_OR_CELL u1_clk_out(
            .A     (clk01_out      ),
            .B     (clk2_out       ),
            .Y     (clk_out        )
          );
      `endif
   `endif   
`endif
    
assign clk0_sel = clk0_on_reg & (sel == 3'b001);
assign clk1_sel = clk1_on_reg & (sel == 3'b010);
assign clk2_sel = clk2_on_reg & (sel == 3'b100);

assign sel_done = clk0_sel | clk1_sel | clk2_sel;
  
endmodule

HOWRI
关注
Clock switch with glitch-free电路
qq_43365647的博客
11-13 1471
时钟域切换： MUX？ 这种方式是不行的。 在时钟切换的瞬间，会出现glitch，上升沿的突然出现，会导致两边的时序不满足要求。 方案： 打三拍通过一个ICG门控，再输出。 RTL： 使能指示信号（cgm_sel）变动之后，经过两级同步器，过两拍，原使能无效（assign ind_in0 = in0_en_sync2），再在原时钟域打一拍（或上in0_en_syn3），in0_used变...
时钟切换电路（Glitch-free clock switching circuit）
buzhiquxiang的博客
07-23 3740
一、有毛刺的时钟切换 纯组合逻辑的时钟切换，由于为电平触发，不可避免会产生毛刺 输出时钟（OUT CLOCK）由选择信号（SELECT）控制， 当SELECT为1时输出CLK1，反之，输出CLK0 当SELECT信号由0到1时，out_clock从clk0转为clk1，当前时钟源（CLK0）正好处于高电平，因此，会在输出端产生毛刺； assign outclk = (clk1 & select) | (~select & clk0); 二、相关时钟源的时钟切换 （1）当SELECT为
glitch free 时钟切换逻辑的实现
热门推荐
tbzj_2000的博客
12-11 1万+
时钟切换逻辑避免产生glitch的原理 先关闭当前时钟，再打开目标时钟。而不管关闭还是使能，都必须保证当前时钟或目标时钟的使能信号的跳变都分别在时钟为低电平期间进行的，防止产生时钟glitch。 以下为一个例子。 图1 glitch-free clk mux ...
Verilog3-glitch_free_clock_switching(无毛刺时钟切换电路)
d_b_的博客
10-10 2333
文章目录Verilog 实现 glitch free clock Switching(无毛刺时钟切换电路）1、有毛刺的时钟切换电路2、相关时钟源（同步时钟）的毛刺保护3、无关时钟源（异步时钟）的毛刺保护 Verilog 实现 glitch free clock Switching(无毛刺时钟切换电路） 要求：输入sel、clka 、clkb，sel 为1输出为 clka，sel为0 输出 clkb 参考文章：http://www.asic-world.com/examples/verilog/syn_fi
assertion for clock switch and clock glitch
Holden_Liu的博客
09-05 1110
Code sequence clk_seq(sig,real val); realtime t1,t2; @(posedge sig) (1,t1=$realtime) ##1 @(negedge sig) (1,t2=$realtime,val = t2 - t1); endsequence function automatic void calculate (real val1,val2,val3,jitter,percent,min_cycle);
Techniques to make clock switching glitch free
weixin_30546933的博客
08-03 177
From:http://www.design-reuse.com/articles/exit/?id=5827&url=http://www.eetimes.com/story/OEG20030626S0035 Rafey MahmudWith more and more multi-frequency clocks being used in today's chips, espe...
无毛刺时钟切换（glitch free clock switching)
spx1164376416的博客
04-22 5992
时钟切换电路的意义 为什么要做clock switching，在现代的SoC设计中，很多时候我们设计的模块并不是要跑在一个固定的频率下，而是根据性能和功耗的要求要跑在不同的时钟频率下，当需要降低功耗以及不需要很高性能的时候，我们可以降低时钟频率，将驱动这个模块的时钟换成一个慢速时钟。通常时钟控制模块会产生不同频率的时钟，可能来自不同的PLL，也可能是来自不同的时钟分频器然后有选择逻辑来选择让哪一个时钟驱动电路。 几种时钟切换电路 mux时钟切换 当SEL为0的时候，CLK1被上面的AND门给block住
Techniques to make clock switching glitch free（FPGA时钟切换无毛刺技术）
taidaohualang的博客
07-23 1700
With more and more multi-frequency clocks being used in today's chips, especially in the communications field, it is often necessary to switch the source of a clock line while the chip is running. Thi...
Glitch-free clock switch.docx
04-14
1.1. 时钟切换（Clock Switch）： 时钟毛刺（Clock Glitch）的发生通常源于时钟信号在切换过程中短暂的不稳定性。时钟切换为何在低电平时进行呢？因为在高电平期间切换可能导致毛刺，因为时钟信号的上升沿可能会与...
IC设计中glitch free时钟选择器的设计过程
yinyeyy的专栏
07-20 1301
IC设计中glitch free时钟选择器的设计过程
【Verilog HDL 训练】第 14 天（glitch-free的两个时钟切换电路）
Reborn Lee
05-20 7754
2019年5月13日 glitch-free的两个时钟切换电路。 可以看到这是一个星期之前的题目了，现在才抽空做，把这篇颠倒个顺序吧，也是最后一天了，以后的题目都是讨论性质的，不会以第多少天的形式来写了。 这个题目是设计一个时钟切换电路，且使得切换过程中没有毛刺产生。 为了理解无毛刺的时钟切换电路，先讨论下时钟切换时产生毛刺的原因： 有毛刺的时钟切换电路 如下原理图1a： 图1a...
【Verilog基础】一文搞懂 时钟无毛刺切换电路（Glitch free）【含代码实操、真题实战】
悟已往之不谏 知来者之可追
05-27 1142
【Verilog基础】时钟无毛刺切换电路（Glitch free）
matlab生成任意长度余弦波coe文件以及vivado仿真
qq_37624854的博客
10-12 308
matlab生成的是带偏置的波形，在verilog中减去偏置即可。
64-基于TMS320C6455、XC5VSX95T 的6U CPCI无线通信处理平台
weixin_47007326的博客
10-15 748
1) FPGA采用 Xilinx新一代V5系列芯片，选择型号为：XC5VSX95T-1FF1136C，XC5VSX95T 逻辑模块160 x 46 最大RAM模块1,520Kb，DSP48E 640个，CMT时钟管理6个 RocketIO GTP 16个，总Iobank 20个，最大使用IO数680个。输出信号幅值1V，50欧姆，物理接口为SMA，J4、J5支持后走线40对差分，80根IO。2) 支持千兆网络传输，移植LWIP协议栈，支持ping，TCP、UDP、IP传输协议。
芯片设计-CDC-sgdc约束原理(1)
最新发布
zhangziranzm的博客
10-18 239
本文介绍了在CDC过程中，子模块级sgdc和top层sgdc兼容性处理方法
基于Verilog的简单调制解调器（MODEM）设计
QQ_778132974的博客
10-15 93
请注意，以上代码只是一个简单的基于Verilog的调制解调器示例，实际的调制解调器设计需要考虑更多的因素，如信号噪声、更精确的调制和解调算法、数据缓存等。
VU9P处理板设计原理图：412-基于单XCVU9P+双DSP C6678的双FMC接口 100G光纤传输加速计算卡
10-15 303
板卡包括一片Xilinx FPGA XCVU9P,两片 TI 多核DSP TMS320C6678及其控制管理芯片CFPGA.设计芯片满足工业级要求。DSP,FPGA,CFPGA 仿真器接口连接到J30J-66ZKWP7-J连接器,且板卡预留仿真器接口。每片DSP 外挂一组64bit DDR3颗粒，总容量2GB，数据速率1333Mb/s。每片DSP 外挂两路千兆以太网1000BASE-T，分别放置在板卡的上边沿和下边沿。FPGA 每簇DDR4位宽64bit，容量2GB，数据速率2400Mb/s。
基于Verilog的数字图像边缘检测系统
Loving_enjoy的博客
10-15 113
然后，该像素点的梯度幅值 $G=\sqrt{G_x^2 + G_y^2}$，通常为了简化计算，也可以使用近似公式 $G=\vert G_x\vert+\vert G_y\vert$。- 垂直方向卷积核：$\begin{bmatrix}-1& -2&-1\\0&0&0\\1&2&1\end{bmatrix}$- 水平方向卷积核：$\begin{bmatrix}-1&0&1\\-2&0&2\\-1&0&1\end{bmatrix}$- 根据水平和垂直方向的卷积结果，使用近似公式计算每个像素的梯度幅值。
PetaLinux工程的常用命令——petalinux-create
Tesseract_9527的博客
10-15 663
petalinux-create：此命令创建新的PetaLinux项目或组件。注：有些命令我没用过，瞎翻译有可能会翻译错了，像是和fpgamanager相关的部分。
set_clock_gltich
08-21
`set_clock_glitch`通常不是一个标准的编程函数名，它看起来像是某种游戏引擎或者特定项目的API中用于设置时间线故障或“glitch”效果的功能。这个术语可能与游戏设计中的艺术效果或交互元素有关，比如在游戏中增加...
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值