Vivado Block Design的几个使用技巧

最新推荐文章于 2024-06-03 23:34:34 发布
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分类专栏： Vivado 文章标签： fpga tcl
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Vivado Block Design的几个使用技巧（live）

1. 如何将Sub Block Design模块从一个Vivado工程Copy到另一个工程?

1) 通过BD Rebuild TCL脚本来实现。

将Hierarchical Block Design block导出为tcl脚本，然后在新工程中run tcl脚本重建BD。

  1. Run “write_bd_tcl -hier_blks [get_bd_cells hier_0] hier_0.tcl” (hier_0 is the name of hierarchical block)
  2. Open a BD in the new project and source hier_0.tcl
  3. run “create_hier_cell_hier_0 ./ new_hier” (command to recreate the hierarchical block can be found at the end of the tcl file)

2) 把Sub BD打包成IP

通过Vivado, Tools菜单下的"Create and Package New IP"工具将希望Copy-Paste的Sub BD模块打包正IP，然后在别的Vivado工程中使用。

2. 待续

大卫的枪
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专栏目录
vivado2015.2安装及block_design_使用例子
06-27
vivado安装详细步骤与说明，以及使用block design从原理图设计到最后烧写到开发板上的例子。
vivado_block_design.rar
02-24
vivado_block_design相关的几个文档，涵盖了使用步骤，可以学习vivado_block_design.
vivado block design模块+自动生成顶层的设计方法
weixin_52531107的博客
03-22 1905
以前bd的教程总是围绕zynq展开，普通PL也都是自己写顶层，没有直接PL生成顶层的，所以写一篇。当设计模块越来越繁多，图形化可能是唯一的选择，bd可以清楚的看清信号走向，模块划分，自动生成顶层，极大提升效率，避免错误。，先检查路径是否有中文（会导致识别不到文件），再查看待模块内部子模块是否存在（比如内部在另一个工程例化了FIFO的ip，把模块拖到当前工程时没创建IP）。创建新顶层的工作顺手就帮你做了。简单的使用就这么多，当然也有好多地方没说，不过只要做一个简单的工程就算入门，剩下的可以自己学了。
ZYNQ-Linux开发之（二）Vivado工程搭建、Block Design设计搭建、PS、PL的IP核的使用配置
qq_38584212的博客
07-02 6218
其他可能需要配置的是PL Fabric Clocks，根据之后添加PL的IP核所需的时钟确定，比如本工程的PL的IP核中有的需要100M时钟，有的需要200M时钟，有的需要125M时钟，还有的需要10M时钟，则可按下图设置，对于精度要求不高的IP核，还可以通过添加时钟的IP来进行时钟的倍频实现需要的时钟。4. SD有两个可选，一般设计中SD0为SD卡槽，SD1为EMMC，若为板卡存在EMMC芯片则SD0和SD1都需要勾选，无论是否有EMMC，SD0都是必须选择的。
高效的VIVADO BlockDesign设计方法:将自己设计的模块信号以总线形式聚合
最新发布
FPGA入门到跑路
06-03 1908
在FPGA的顶层设计中，常常会涉及到诸多模块进行相互连接。通常情况下，我们会使用verilog语言中的模块例化，来完成各个模块之间的连接，但是这样可读性太差，过一段时间再来看项目，或者交给其他人，要理清模块之间的连接情况，需要额外花费大量时间。
Vivado将.v文件作为模块加入Block Design
chenxr的博客
09-13 1万+
本文介绍在Vivado中，如何在不封装IP core的情况下将HDL写的模块放入Block Design。
VIVADO中移植部分工程到其他工程方法
钟山翼
11-14 5817
================================================================== VIVADO中创建IP、.v文件时可以选择存放路径； 想改变路径时，将文件移动到目的路径下，在工程中删除文件，再添加目的路径，文件会自动添加到工程中； 想移植部分工程到其他工程时，操作过程同上； ===============================...
基于ZCU104的PS和PL数据交互例程（四）：vivado中制作Block Design
SHSHSHSH1的博客
10-25 1276
(这里的cdma的中断引脚cdma_introut应该要跟ps的pl_ps_irq连接的，这里忘记连接了，但是后面生成镜像驱动也没有问题，可能是因为我后面使用轮询来操作的，如果想用中断操作，建议这里一定要连接上)配置成真双口，这里要注意BRAM的数据位宽和地址，这里数据位宽是32bit，跟DUT里面一致，就不再修改。连接clk_PL，start_DUT，DUT_finish，rst_n这些信号。默认PS给PL的时钟是100M，中断引脚打开，所以我们不再修改，完成配置。完成后，创建顶层文件，如下图选择。
Vivado中使用Block Design和DDR4IP核
qq_50465411的博客
08-03 3069
3、同步骤2再生成6个AXI DataMover分别控制bias、insrt、Ifm、scale、sfm、weight参数的数据；2、右侧Diagram界面中选择“+”添加IP核，搜索zynq添加Zynq UltraScale+ MPSoc。接下来需要将PL侧CNN推理加速的工程包装为IP核添加到BD的原理图中，需要创建自己的IP核。至此PS侧的IP核全部添加完毕，下面把PL侧编写的CNN加速工程生成IP核导入原理图并连线；4、添加AXI SmartConnect IP核*2，设置如下参数。
Vivado Block Design流程（MicroBlaze）
qq_44382861的博客
07-13 1万+
Vivado Block Design硬件设计流程
使用Vivado的Block Design详细步骤
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syrg520的博客
08-28 3万+
1.选择创建Block Design并命名 2.点击Add IP,并选择ZYNQ7 3.双击 ZYNQ Processing System,打开 ZYNQ 系统的配置界面 1)PS_PL 页面提供了 PS 到 PL 的相关接口配置信息以及 PS 部分一些配置信息； 2)Peripheral I/O Pins 页面主要是对一些通用外设接口的配置； 3)MIO Configruation 页面主要是对 MIO 已经EMIO 的分配控制； 4)Clock Configruation 页面主要是对 PS 端时钟
vivado利用Tcl快速建立hdmi_vdma BlockDesign
10-18
包含快速建立hdmi_vdma工程的tcl，建立工程用得到的IP核，时序约束文件，输出显示文字的库函数，SDK源码，适用于PYNQ_Z2，建议尽量使用2019.1版本的vivado
vivado git 脚本.rar
07-08
`bd.tcl`文件是Vivado的Block Design脚本，用于描述硬件设计的结构。通过TCL（Tool Command Language）脚本，用户可以自动化创建、修改和管理Vivado的Block Diagram，包括添加IP核、连接逻辑、设置约束等。在团队...
ug912-vivado-properties.pdf
04-23
接着，它详细列举了几个关键的对象类型： - **Netlist和Device Objects**：这些对象代表了设计的逻辑和物理表示。Netlist对象通常包含了逻辑门级别的电路描述，而Device Objects则包含了目标硬件设备的信息，如FPGA...
vivado注解.7z
09-04
Vivado提供了一个集成化的工作环境，主要包括以下几个部分： 1. 工程管理器：这是Vivado的核心，用于创建、管理和组织工程。你可以在这里新建、打开或关闭项目，查看项目结构，管理源代码文件等。 2. 设计入口：在...
vivado中的selectio 配置.docx
04-11
1. **创建 Vivado 工程**：首先创建一个新工程，添加一个 Block Design，并分别引入 SelectIO 和 PCIe IP 核。 2. **配置 SelectIO**：设定 PCIe Gen2 x4 协议，数据位宽为 32 位，并调整其他相关参数。 3. **配置 ...
90-Vivado Aurora IP核设计.7z
04-20
3. **连接接口**：将Aurora IP核与其他模块（如DDR、GPIO等）进行连接，通过Vivado的Block Design视图，可以直观地拖拽和连接接口信号。 4. **编写用户逻辑**：如果需要，你可能需要编写额外的Verilog代码来处理与...
Vivado中备份设计好的block design
yundanfengqing_nuc的专栏
12-02 3351
前言 为了不每次都重新生成block design,避免重复劳动。 可以使用直接复制原始工程的design bd块或者使用tcl脚本生成bd。 流程 复制原始工程的bd文件夹。 （1）对于原工程生成好的bd文件夹位于如下，复制design_1文件夹。 （2）把design_1文件夹放置在新工程的工程文件夹的上一层（或者其他位置），不可放在同一层级（有尾缀为xpr的文件夹），否则导入报错。 如上图所示，放在了bd_backup文件夹中，dev为新工程所在文件夹。 （3）像添加源文件一..
vivado中running multiple block runs
06-04
"running multiple block runs" 在 Vivado 中可以解释为对设计进行多次综合、实现和生成比特流的过程。在 FPGA 设计中，通常需要进行多次迭代，以逐步优化设计并满足性能要求。这个过程也被称为 "design iteration"。 在 Vivado 中，进行多次 "block runs" 可以帮助设计师在每次迭代中快速地评估设计的性能和资源占用情况，并对设计进行优化。具体来说，"block runs" 包括以下几个步骤： 1. 综合：将设计的 RTL 代码转换成门级网表，生成综合后的设计约束文件。 2. 实现：将综合后的设计约束文件与 FPGA 设备资源进行映射，生成实现后的设计约束文件。 3. 生成比特流：将实现后的设计约束文件与设备位流文件进行合成，生成比特流文件。 通过多次 "block runs"，设计师可以根据综合、实现和生成比特流的结果，逐步优化设计，并满足性能和资源占用的要求。因此，在 Vivado 中，"running multiple block runs" 是 FPGA 设计中非常重要的一个步骤。

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